JPS61120251A - 半導体ビデオメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体ビデオメモリ装置に関し、特にたと
えばマトリクス状に配列された各メモリセルを情報の読
出あるいは書込のために列順次がつけ順次に選択するよ
うな順次アクセスメモリに関する。

［従来の技術］ 従来、たとえばビデオ信号等を記憶するために上記のよ
うな順次アクセスメモリが用いられている。

第３図は従来の順次アクセスメモリの一例を示すブロッ
ク図である。図において、メモリセルアレイ１１は、複
数個のメモリセルが行方向および列方向に沿ってマトリ
クス状に配列されて構成されている。さらに、メモリセ
ルアレイ１１は、列方向のメモリセルに共通接続された
ピット線ＢＬと、行方向のメモリセルに共通接続された
ワード線ＷＬとを備える。一方、入力端子１１０には、
図示しないクロックパルス発生回路からクロックパルス
が入力される。このクロックパルスは、ＮＡＮＤゲート
１４の一方入力に与えられる。また、入力端子１１１に
は、クロック停止用のブランキングパルス■ｐが入力さ
れる。このブランキングパルスｖｐは、ＮＡＮＤゲート
１４の他方入力。

ＮＡＮＤゲート１５の一方入力６列アドレスカウンタ３
３および行アドレスカウンタ３４に与えられる。ＮＡＮ
Ｄゲート１４の出力は、列アドレスカウンタ３３に与え
られる。この列アドレスカウンタ３３の計数出力ａは、
列アドレスデコーダ３１に与えられる。また、列アドレ
スカウンタ３３の計数終了信号Ｃは、ＮＡＮＤゲート１
５の他方入力に与えられる６列アドレスデコーダ３１の
出力は、センスアンプ１７を介してピット線ＢＬに与え
られる。なお、センスアンプ１７には、データ入力端子
１８Ｉ３よびデータ出力端子１９が接続される。ＮＡＮ
Ｄゲート１５の出力は行アドレスカウンタ３４に与えら
れる。この行アドレスカウンタ３４の計数出力すは、行
アドレスデコーダ３２に与えられる。行アドレスデコー
ダ３２の出力は、２−ドＩＩＩＷＬに与えられる。

次に、第３図の従来の順次アクセスメモリの動作を説明
する。まず、各アドレスカウンタ３３゜３４をメモリセ
ルアレイ１１の最初のメモリアドレスにセットする。こ
のアドレスのセットは、端子１１１から入力されるブラ
ンキングパルスＶｐの立ち上がりによって行なわれる。

第４図に示すごと（、端子１１０へはクロックパルスが
与えられており、このクロックパルスの１周期内で第３
図の順次メモリ装置は読出→書込のサイクルを完了する
。ブランキングパルスＶｐがローレベルの間、すなわち
ビデオ信号入力がない場合、ＮＡＮＤゲート１４．１５
の出力はハイレベルに固定されたままであり、列アドレ
スカウンタ３１ヘクロツクパルスは供給されない。した
がって、このメモリ装置は最初のアドレスを選択したま
まである。

次に、ブランキングパルス■ｐがハイレベルになると、
ＮＡＮＯゲート１４からクロックパルスが列アドレスカ
ウンタ３３に供給されるようになり、列アドレスカウン
タ３３の計数出力ａには、１ステツプずつインクリメン
トされた信号が得られる。

この計数出力ａは、列アドレスデコーダ３１によって、
ビットｉ！ＩＢＬを順次選択していく信号に変換される
。列アドレスカウンタ３３の計数値が最終値に達すると
、列アドレスカウンタ３３は計数終了信号Ｇを出力し、
その状態をリセットして再び初期値から計数を開始する
。計数終了信号ＣはＮＡＮＤゲート１５を介して行アド
レスカウンタ３４に与えられる。行アドレスカウンタ３
４は、計数終了信号Ｃに応答して、その計数出力すを１
ステツプインクリメントする。列選択の場合と同様に、
計数出力すの１ステツプの変化により行アドレスデコー
ダ３２はワード線ＷＬを順次選択していく。通常の動作
において、最後のワード線を選択し、かつ最後のピット
線まで選択し、そのアドレスのメモリセルへ情報を書込
んだ時点でブランキングパルスＶｐが入力され、アドレ
スカウンタ３３および３４がリセットされ、再び最初の
アドレスを選択する。

第５図は第３図に示す列アドレスデコーダ３１および行
アドレスデコーダ３２の詳細を示す回路図である。図示
のごとく、各アドレスデコーダは、複数個のＮＯＲゲー
トを含んで構成される。

［発明が解決しようとする問題点〕 前述のごとく、従来の順次アクセスメモリは、通常のラ
ンダムアクセスメモリと同様のアドレスデコーダを使用
している。そのため、行および列の両方のアドレスカウ
ンタを必要とし、高速化。

低消費電力化の障害となっていた。また、従来の順次ア
クセスメモリでは、第５図に示すようなアドレスデコー
ダが使用されているため、メモリ客間の増大に伴ない、
計数出力ａ、ｂのビット数かつしたがってＮＯＲゲート
の入力端子の数が増加し、上記障害となるばかりでなく
、チップ占有面積も増加するという欠点があった。

この発明は上記のような問題点を解消するためになされ
たもので、高速動作を行なえ、かつチップサイズの縮小
を図れるような半導体ビデオメモリ装置を提供すること
を目的とする。

［問題点を解決するための手段］ この発明は、順次アクセスを行なうという点に着目し、
従来のアドレスデコーダに代えて列選択用シフトレジス
タと、行選択用シフトレジスタを用いるようにしたもの
である。

［作用］ この発明では、シフトレジスタが行および列の選択を行
なうので、行アドレスカウンタおよび列アドレスカウン
タを設けることなくクロックパルスで直接シフトレジス
タの駆動を行なうことができる。

［実施例］ 第１図はこの発明の一実施例を示すブロック図である。

なお、第３図の順次アクセスメモリと同様の構成の部分
には同一の参照番号を付しその説明を省略する。図にお
いて、この実施例は、第３図に示す従来の順次アクセス
メモリにおける列アドレスデコーダ３１および行アドレ
スデコーダ３２に代えて列選択用シフトレジスタ１２お
よび行選択用シフトレジスタ１３が設けられる。さらに
、列アドレスカウンタ３３および行アドレスカウンタ３
４は削除される。ＮＡＮＤゲート１４の出力は、シフト
クロックとして列選択用シフトレジスタ１２に与えられ
る。また、列選択用シフトレジスタ１２には、入力端子
１１１からのブランキングパルス■ｐが与えられる。列
選択用シフトレジスタ１２のシフト動作が一巡したこと
を表わす信号ｄｌ、具体的には初段の７リツプフロツプ
の出力ｄ、は、ＮＡＮＯゲート１５の他方入力に与えら
れる。このＮＡＮＤゲート１５の一方入力には、入力端
子１１１からのブランキングパルスｖｐが与えられてい
る。ＮＡＮＤゲート１５の出力は、シフトクロックとし
て行選択用シフトレジスタ１３に与えられる。また、行
選択用シフトレジスタ１３には、入力端子１１１からの
ブランキングパルスＶｐが与えられる。

第２図は第１図に示す列選択用シフトレジスタ１２のざ
らに詳細な構成を示すブロック図である。

図示のごとく、列選択用シフトレジスタ１２は、Ｎ個の
７リツプ７０ツブ２１〜２Ｎによって構成される。ＮＡ
ＮＯゲート１４からのシフトクロックφ、は、各７リツ
プ７０ツブのクロック嫡子に与えられる。また、入力端
子１１１からのブランキングパルスＶＤは、フリップフ
ロップ２１のセット端子に与えられ、他の７リツプフロ
ツブ２２〜２Ｎのりセラ１〜端子に与えられる。したが
って、ブランキングパルスｖｐが立ち上がると、フリッ
プフロップ２１のみがセットされて他のフリップフロッ
プ２２〜２Ｎはリセットされる。各フリップフロップの
出力Ｑは、センスアンプ１７に与えられるとともに、次
段のフリップフロップのデータ入力端子に与えられる。

なお、最終段の７リツプ７０ツブ２Ｎの出力Ｑは、初段
の７リツプフロツプ２１のデータ入力端子に与えられる
。

以上のような構成において、ブランキングパルスＶｐが
立ち上がると、フリップ７０ツブ２１のみがセットすな
わち論理「１」が設定され、他の７リツプ７０ツブ２２
〜２Ｎはリセットすなわち論理「０」が設定される。こ
の状態で、ＮＡＮＤゲート１４からシフトクロックφ１
が入力されると、フリップ７０ツブ２１に設定された論
理「１」が最終段の７リツプ７０ツブ２Ｎまで順次シフ
トされていく。したがうて、列選択用シフトレジスタ１
２の出力端子は、＃１から順番に１回だけハイレベルに
なる。すなわち、ハイレベルになった出力端子に接続さ
れたアドレスが選択されたことになる。フリップフロッ
プ２Ｎまで論理１１」がシフトされると、再びフリップ
フロップ２１へ論理「１」がシフトされ、このフリップ
７０ツブ２１から出力ｄ１が導出される。この出′力ｄ
、は、ＮＡＮσゲート１５を介して行選択用シフトレジ
スタ１３にシフトクロックとして与えられる。行選択用
シフトレジスタ１３は、第２図に示されるシフトレジス
タと同様の構成となっている。そのため、ブランキング
パルスＶＤの立ち上がりで初段のフリップフロップのみ
論理「１」が設定され、シフトクロックφ２が入力され
るごとに論理「１」が次段のフリップフロップにシフト
されていく。

以上のごとく、列方向のすべての選択が終了するごとに
行方向の選択が１行分更新されていき、最終的にメモリ
セルアレイ１１のすべてのメモリセルが選択される。

第６図は第１図および第２図に示す列選択用シフトレジ
スタ１２のざらに具体的な構成の一例を示す回路図であ
る。図において、通常動作時（シフト動作時）はブラン
キングパルスＶＤがハイレベルとなっている。この状態
で７リツプ７０ツブ２１では、シフトクロックφ、がハ
イレベルのときデータ入力端子りからトランジスタＴ４
を介してデータを入力する。次に、シフトクロックφ。

がローレベルのとき、トランジスタＴ４は非導通状態と
なり、トランジスタＴ２　、Ｔ、が導通を始める。これ
によフて、ＮＡＮＤゲートＮ２の出力（データ入力端子
りから入ったデータ）は、トランジスタＴ２を介してイ
ンバータＩ＋、ＮＡＮＤゲートＮ、へと送られるととも
に、インバータ■２　、ＮＡＮＯゲートＮ２．トランジ
スタＴ、で構成されるフリップ７０ツブに情報を蓄える
。次に、再びシフトクロックφ、がハイレベルになると
、新しい情報がトランジスタＴ４から入力されると同時
に、インバータｒ、、ＮＡＮＤゲートＮ＋＋トランジス
タＴ、で構成されるもう一方のフリップ７０ツブに情報
を蓄える。以上の動作を繰返して、フリップ７Ｏツブ２
１から２Ｎへと情報をシフトしてい（。メモリ動作の場
合、出力端子＃１〜＃Ｎの出力のうちどれか一方だけが
ハイレベルであり、他はローレベルである。また、フリ
ップ７０ツブ２Ｎまで送られた情報は、再びフリップ７
０ツブ２１へと送り返され、再びフリップ７０ツブ２Ｎ
へ向ってシフトを開始する。

なお、第１図に示す構成および入力端子１１０へ与える
クロックパルスを発生するクロックパルス発生回路（図
示せず）は、好ましくは、同一のチップ上に構成される
。これによって、順次アクセスメモリ装置全体の構成を
小形化することができる。

〔発明の効果］ 以上のように、この発明によれば、従来の順次アクセス
メモリ装置で用いられているアドレスデコーダに代えて
シフトレジスタを設け、このシフトレジスタにクロック
パルスを直接与えてアドレスの選択を行なうようにした
ので、従来の列アドレスカウンタおよび行アドレスカウ
ンタが不要となり、チップサイズの縮小を図ることがで
きるとともに、高速動作が可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図である。 第２図は第１図に示す列選択用シフトレジスタ１２のさ
らに詳細な構成を示すブロック図である。第３図は従来
の順次アクセスメモリ装置の一例を示すブロック図であ
る。第４図は第３図のメモリ装置の動作を説明するため
の波形図である。第５図は第３図に示す列アドレスデコ
ーダ３１あるいは行アドレスデコーダ３２の詳細な構成
を示す回路図である。第６図は第１図あるいは第２図に
示す列選択用シフトレジスタ１２の具体的な回路構成の
一例を示す回路図である。 図において、１１はメモリセルアレイ、１２は列選択用
シフトレジスタ、１３は行選択用シフトレジスタ、ＢＬ
はビット線、ＷＬはワード線、１４および１５はＮＡＮ
Ｄゲート、２１〜２Ｎはフリップ７０ツブを示す。

Claims (2)

【特許請求の範囲】
1. （１）複数個のメモリセルが列方向および行方向に沿つ
   てマリトクス状に配列されたメモリセルアレイを備え、
   該メモリセルアレイ中のメモリセルをビデオ情報の読出
   あるいは書込のために列順次かつ行順次に選択するよう
   な半導体ビデオメモリ装置であつて、 クロックパルスを発生するためのクロックパルス発生手
   段、 前記クロックパルス発生手段から与えられるクロックパ
   ルスに応答してシフト動作を行ない、前記メモリセルア
   レイのメモリセルの列を順次選択するための列選択用シ
   フトレジスタ、および前記列選択用シフトレジスタのシ
   フト動作が一巡したことを表わす信号に応答してシフト
   動作を行ない、前記メモリセルアレイのメモリセルの行
   を順次選択するための行選択用シフトレジスタを備える
   、半導体ビデオメモリ装置。
2. （２）前記メモリセルアレイと、クロックパルス発生手
   段と、列選択用シフトレジスタと、行選択用シフトレジ
   スタとは、同一の半導体基板上に形成されることを特徴
   とする、特許請求の範囲第１項記載の半導体メモリ装置
   。