JPH0253880B2 - - Google Patents
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- Publication number
- JPH0253880B2 JPH0253880B2 JP56117323A JP11732381A JPH0253880B2 JP H0253880 B2 JPH0253880 B2 JP H0253880B2 JP 56117323 A JP56117323 A JP 56117323A JP 11732381 A JP11732381 A JP 11732381A JP H0253880 B2 JPH0253880 B2 JP H0253880B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- transmission gate
- buffer
- word line
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は、メモリーセルの選択時のワード線の
レベルが、グランドと電源電圧との中間に位置す
るように工夫された上記バツフアーを有すること
を特徴とする半導体記憶装置に関するものであ
る。
レベルが、グランドと電源電圧との中間に位置す
るように工夫された上記バツフアーを有すること
を特徴とする半導体記憶装置に関するものであ
る。
従来のＸデコーダバツフアーは第１図に示す如
くインバーターであり、出力は高レベルが電源電
圧となり、低レベルがグランドとなる。メモリー
セル部トランスミツシヨンゲートが、Ｎチヤンネ
ルMOSFETの場合、ワード線信号レベルの立ち
上りによるトランスミツシヨンゲートのオフから
オンへのスイツチング時間は短かいが、逆に立ち
下りによるトランスミツシヨンゲートのオンから
オフへのスイツチング時間は長い。従つてアドレ
スを切り換えた場合、メモリーアレイの各列で同
時に２つのメモリーセルのトランスミツシヨンゲ
ートがオンする時間があり、最悪の場合誤動作を
起こす。トランスミツシヨンゲートがＰチヤンネ
ルMOSFETの場合にも、オフからオンへのスイ
ツチング時間は短かく、オンからオフへのスイツ
チング時間は長い。従つてこの場合にも上記と同
様な誤動作を起こす。
くインバーターであり、出力は高レベルが電源電
圧となり、低レベルがグランドとなる。メモリー
セル部トランスミツシヨンゲートが、Ｎチヤンネ
ルMOSFETの場合、ワード線信号レベルの立ち
上りによるトランスミツシヨンゲートのオフから
オンへのスイツチング時間は短かいが、逆に立ち
下りによるトランスミツシヨンゲートのオンから
オフへのスイツチング時間は長い。従つてアドレ
スを切り換えた場合、メモリーアレイの各列で同
時に２つのメモリーセルのトランスミツシヨンゲ
ートがオンする時間があり、最悪の場合誤動作を
起こす。トランスミツシヨンゲートがＰチヤンネ
ルMOSFETの場合にも、オフからオンへのスイ
ツチング時間は短かく、オンからオフへのスイツ
チング時間は長い。従つてこの場合にも上記と同
様な誤動作を起こす。
本発明は従来のＸデコーダバツフアーが有する
かかる欠点を除去したもので、その目的は、各列
で２つのメモリーセルが同時に選択される時間を
少なくする方法を提供するものである。
かかる欠点を除去したもので、その目的は、各列
で２つのメモリーセルが同時に選択される時間を
少なくする方法を提供するものである。
かかる目的を達成するため、本発明の半導体記
憶装置は、メモリーセルを選択する時のワード線
の電圧が電源電圧より低くなるような出力をワー
ド線のバツフアーに行なわしめるものである。
憶装置は、メモリーセルを選択する時のワード線
の電圧が電源電圧より低くなるような出力をワー
ド線のバツフアーに行なわしめるものである。
以下実施例に基づいて本発明を詳しく説明す
る。
る。
第２図及び第３図は、メモリーセル部トランス
ミツシヨンゲートがＮチヤンネルMOSFETの場
合である。１はＸデコーダからの信号の入力部、
２はワード線への出力部である。２１はＰチヤン
ネルMOSFET負荷抵抗で、これにより出力の高
レベルは、電源電圧より低く押えることができ
る。３１はＮチヤンネルMOSFET負荷抵抗で、
Ｐチヤンネルの場合と同様に、出力部の高レベル
が電源電圧より低く押えられる。
ミツシヨンゲートがＮチヤンネルMOSFETの場
合である。１はＸデコーダからの信号の入力部、
２はワード線への出力部である。２１はＰチヤン
ネルMOSFET負荷抵抗で、これにより出力の高
レベルは、電源電圧より低く押えることができ
る。３１はＮチヤンネルMOSFET負荷抵抗で、
Ｐチヤンネルの場合と同様に、出力部の高レベル
が電源電圧より低く押えられる。
第４図と第５図はメモリーセル部トランスミツ
シヨンゲートがＰチヤンネルMOSFETの場合で
ある。４１はＮチヤンネルMOSFET負荷抵抗
で、これにより出力の低レベルは、グランドより
高くすることができる。５１はＰチヤンネル
MOSFET負荷抵抗で、Ｎチヤンネルの場合と同
様に、出力部の低レベルがグランドより高くする
ことができる。
シヨンゲートがＰチヤンネルMOSFETの場合で
ある。４１はＮチヤンネルMOSFET負荷抵抗
で、これにより出力の低レベルは、グランドより
高くすることができる。５１はＰチヤンネル
MOSFET負荷抵抗で、Ｎチヤンネルの場合と同
様に、出力部の低レベルがグランドより高くする
ことができる。
第２図、第３図、第４図及び第５図に於いて負
荷抵抗となる２１，３１，４１，５１の各
MOSFETは、各々ゲート電極とドレイン電極が
相互接続されており、このMOSFETに電流が流
れる時はそのソース・ドレイン間に少なくともこ
のMOSFETのしきい値電圧の一定電圧が発生す
る。従つて、ワード線には電源電圧より低い電圧
が出力されることになるのである。
荷抵抗となる２１，３１，４１，５１の各
MOSFETは、各々ゲート電極とドレイン電極が
相互接続されており、このMOSFETに電流が流
れる時はそのソース・ドレイン間に少なくともこ
のMOSFETのしきい値電圧の一定電圧が発生す
る。従つて、ワード線には電源電圧より低い電圧
が出力されることになるのである。
このような本発明は、以下に記す効果を有す
る。
る。
メモリーセル部トランスミツシヨンゲートがＮ
チヤンネルの場合、メモリーセル選択時のワード
線のレベルが、３〜4V（電源電圧5V）となる。
従つて、メモリーセルが非選択となるワード線の
立ち下り時間が、従来のものより短縮され、２つ
のメモリーセルの同時選択時間も短かくなり、こ
れによる誤動作が無くなる。また、トランスミツ
シヨンゲートのゲート電位が３〜4Vとなるため
に、従来のものよりオン抵抗が大きくなる。メモ
リーセル選択時にはビツト線のプルアツプ抵抗と
メモリーセル内のＮチヤンネルMOSFETの間
で、トランスミツシヨンゲートを介して短絡電流
が流れて書込み又は読出しがなされるが、トラン
スミツシヨンゲートのオン抵抗が大きいのでこの
短絡電流は少なくなり、消費電力も小さくなる。
チヤンネルの場合、メモリーセル選択時のワード
線のレベルが、３〜4V（電源電圧5V）となる。
従つて、メモリーセルが非選択となるワード線の
立ち下り時間が、従来のものより短縮され、２つ
のメモリーセルの同時選択時間も短かくなり、こ
れによる誤動作が無くなる。また、トランスミツ
シヨンゲートのゲート電位が３〜4Vとなるため
に、従来のものよりオン抵抗が大きくなる。メモ
リーセル選択時にはビツト線のプルアツプ抵抗と
メモリーセル内のＮチヤンネルMOSFETの間
で、トランスミツシヨンゲートを介して短絡電流
が流れて書込み又は読出しがなされるが、トラン
スミツシヨンゲートのオン抵抗が大きいのでこの
短絡電流は少なくなり、消費電力も小さくなる。
メモリーセル部トランスミツシヨンゲートが、
ＰチヤンネルMOSFETで構成されている場合に
も、ＮチヤンネルMOSFETで構成されているも
のと同様な効果を派生することができる。
ＰチヤンネルMOSFETで構成されている場合に
も、ＮチヤンネルMOSFETで構成されているも
のと同様な効果を派生することができる。
第１図は従来のＸデコーダバツフアーである。
１はＸデコーダの入力信号部、２はワード線への
出力信号部、第２図は出力の高レベルを下げるた
めのＰチヤンネルMOSFET負荷抵抗の回路、第
３図も同様なＮチヤンネルMOSFET負荷抵抗の
回路、第４図は出力の低レベルを上げるためのＮ
チヤンネルMOSFET負荷抵抗の回路、第５図も
同様なＰチヤンネルMOSFET負荷抵抗の回路で
ある。 ２１，５１はＰチヤンネルMOSFETの負荷抵
抗、３１，４１はＮチヤンネルMOSFETの負荷
抵抗。
１はＸデコーダの入力信号部、２はワード線への
出力信号部、第２図は出力の高レベルを下げるた
めのＰチヤンネルMOSFET負荷抵抗の回路、第
３図も同様なＮチヤンネルMOSFET負荷抵抗の
回路、第４図は出力の低レベルを上げるためのＮ
チヤンネルMOSFET負荷抵抗の回路、第５図も
同様なＰチヤンネルMOSFET負荷抵抗の回路で
ある。 ２１，５１はＰチヤンネルMOSFETの負荷抵
抗、３１，４１はＮチヤンネルMOSFETの負荷
抵抗。
Claims (1)
- 【特許請求の範囲】 １ メモリーセルと、該メモリーセルを選択する
ためのデコーダーと、前記メモリーセルのトラン
スミツシヨンゲートをスイツチングする信号を導
くワード線と、前記デコーダーの出力信号を増幅
して前記ワード線に出力するバツフアーとを備
え、前記バツフアーは、出力端子と前記トランス
ミツシヨンゲートをオンする電位に近い方の電源
電位との間に、両端間に少なくともMOSトラン
ジスタのしきい値電圧の一定電圧を発生する抵抗
手段を該バツフアーのMOSトランジスタと直列
に接続してなることを特徴とする半導体記憶装
置。 ２ メモリーセルと、該メモリーセルを選択する
ためのデコーダーと、前記メモリーセルのトラン
スミツシヨンゲートをスイツチングする信号を導
くワード線と、前記デコーダーの出力信号を増幅
して前記ワード線に出力するバツフアーとを備
え、前記バツフアーは、出力端子と前記トランス
ミツシヨンゲートをオンする電位に近い方の電源
電位との間に、ゲートとドレインを相互接続した
MOSトランジスタを該バツフアーのMOSトラン
ジスタと直列に接続してなることを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56117323A JPS5819791A (ja) | 1981-07-27 | 1981-07-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56117323A JPS5819791A (ja) | 1981-07-27 | 1981-07-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5819791A JPS5819791A (ja) | 1983-02-04 |
| JPH0253880B2 true JPH0253880B2 (ja) | 1990-11-20 |
Family
ID=14708894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56117323A Granted JPS5819791A (ja) | 1981-07-27 | 1981-07-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5819791A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59218696A (ja) * | 1983-05-26 | 1984-12-08 | Toshiba Corp | 半導体メモリ |
| JPS60212893A (ja) * | 1984-04-09 | 1985-10-25 | Fujitsu Ltd | 語選択線駆動回路 |
| JP5100035B2 (ja) * | 2005-08-02 | 2012-12-19 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| CN1956098A (zh) * | 2005-08-02 | 2007-05-02 | 株式会社瑞萨科技 | 半导体存储装置 |
| KR102389818B1 (ko) | 2017-09-12 | 2022-04-22 | 삼성전자주식회사 | 어시스트 회로를 포함하는 전압 조절 회로 및 이를 포함하는 메모리 장치 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4150441A (en) * | 1978-03-20 | 1979-04-17 | Microtechnology Corporation | Clocked static memory |
| JPS55150189A (en) * | 1979-05-10 | 1980-11-21 | Nec Corp | Memory circuit |
| JPS5782290A (en) * | 1980-11-12 | 1982-05-22 | Toshiba Corp | Semiconductor storage device |
-
1981
- 1981-07-27 JP JP56117323A patent/JPS5819791A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5819791A (ja) | 1983-02-04 |
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