JPH0253982B2 - - Google Patents

Description

請求の範囲 １ １つの入力ポートと２つの出力ポートとを備
え、前記入力ポートはＮ個の入力データラインを
有し、前記出力ポートの各々はＮ個の出力データ
ラインを有し、 前記入力ポートに与えられた所定のキヤラクタ
に基づいて一度に前記２つの出力ポートのうちの
１つだけを選択する手段と、 前記入力ポートから前記選択された出力ポート
へとキヤラクタを送る手段とをさらに備え、 前記キヤラクタの各々は前記入力ポート上のＮ
個のうちのＭ個のデータライン上のアクテイブ論
理信号によつて表わされ、前記Ｍは少なくとも２
であり、かつ前記Ｎは前記Ｍよりも大きくかつ３
よりも大きく、 前記送る手段は、Ｍ個の前記アクテイブ論理信
号が前記入力ポートの前記Ｎ個のデータライン上
に存在するときを検出し、それらのＭ個のアクテ
イブ論理信号を前記出力ポートに送ることを開始
する手段を含む選択器。 ２ 前記選択する手段は、いずれの出力ポートも
まだ選択されていないとき、いずれの出力ポート
が選択されるべきであるかを示す前記入力ポート
上の２つの予め定められたキヤラクタのうちのい
ずれか一方の存在に応答して出力ポートを選択す
る、請求の範囲第１項記載の選択器。 ３ 前記出力ポートを選択する前記キヤラクタが
前記選択された出力ポートへ送られることを禁止
する手段をさらに含む、請求の範囲第２項記載の
選択器。 ４ 前記送る手段は、前記入力ポートから前記キ
ヤラクタのアクテイブ論理信号を非同期に受けか
つ各々受けたキヤラクタの前記論理信号のすべて
を並列にかつ互いに同期して前記選択された出力
ポートへ伝達するＮビツト幅の待ち行列手段を含
む、請求の範囲第１項記載の選択器。 ５ 前記入力ポートは１つの入力制御ラインをさ
らに含み、前記送る手段は前記Ｎ個の入力データ
ライン上のキヤラクタが受入れられかつ変化する
ことができるときを示す前記１つの入力制御ライ
ン上の制御信号を発生する手段を含む、請求の範
囲第１項記載の選択器。 ６ 前記出力ポートの各々は１つの出力制御ライ
ンをさらに含み、前記送る手段は前記選択された
出力ポートの前記Ｎ個の出力データラインから１
つのキヤラクタを取除きかつその上に前記選択さ
れた出力ポートの前記出力制御ライン上の外部的
に発生された信号に応答して別のキヤラクタを発
生する手段を含む、請求の範囲第１項記載の選択
器。 ７ 前記入力ポートの前記Ｎ個の入力データライ
ン上の予め定められたキヤラクタを検出しかつそ
れに応答して前記選択された入力ポートから選択
解除する手段をさらに含む、請求の範囲第１項記
載の選択器。 発明の背景 この発明はアービタ（arbiter）および選択器
ならびにその回路網に関する。 一般的にアービタは２つの入力ポートと１つの
出力ポートとを有する論理回路であり、その動作
において、メツセージはいずれかの入力ポートか
ら出力ポートに伝達される。１つの先行技術のア
ービタが、たとえば、本件出願の発明者でもある
Becky J.Clarkに対し1981年２月17日に与えられ
た米国特許第4251879号に述べられている。 また一般的に選択器は１つの入力ポートと２つ
の出力ポートとを有する論理回路であり、その動
作において、メツセージはその１つの入力ポート
から２つの出力ポートのうちの選択されたものへ
と伝達される。１つの先行技術の選択器が、たと
えば、上と同様のBecky J.Clarkに対し1980年12
月２日に与えられた米国特許第4237447号に述べ
られている。 上に述べたアービタおよび選択器が有する制限
は、それらがビツトシリアルメツセージについて
のみ動作するということである。すなわち、その
入力ポートからその出力ポートへと送られるメツ
セージは、１度に１ビツトずつである。したがつ
てそのようなアービタおよび選択器が動作する最
大ボー速度は比較的低い。 このボー速度を上げるために、多数の上述のア
ービタおよび選択器を並列に接続することも考え
られる。しかしながらそのような並列接続の問題
点は、複数のビツトが互いに同期してその並列経
路を通過しないということである。その理由は、
リクエストが同時に両入力ポートに到着すると、
アービタは無秩序にその入力経路のうちの一方ま
たは他方を選択するからである。したがつて上述
のアービタおよび選択器の並列接続を通じて或る
ソースから送られた複数ビツトは、予測できない
かつ非常にスクランブルされた態様でその行先に
到達する。 したがつてこの発明の主たる目的は、改良され
た選択器を提供することである。 この発明の他の目的は、その入力ポートからそ
の出力ポートへと並列に多数ビツトを伝達する選
択器を提供することである。 発明の概要 これらの目的および他の目的は、１つの入力ポ
ート、２つの出力ポート、選択する手段、および
送る手段を備える選択器によつて、達成される。
入力ポートはＮ個の入力データラインを有し、出
力ポートの各々はＮ個の出力データラインを有す
る。選択する手段は、入力ポートに与えられた所
定のキヤラクタに基づいて、一度に２つの出力ポ
ートのうちの１つだけを選択する。送る手段は、
入力ポートから、前記選択された出力ポートへと
キヤラクタを送る。キヤラクタの各々は入力ポー
ト上のＮ個のうちのＭ個のデータライン上のアク
テイブ論理信号によつて表わされ、Ｍは少なくと
も２であり、かつＮはＭよりも大きくかつ３より
も大きい。送る手段は、Ｍ個のアクテイブ論理信
号が入力ポートのＮ個のデータライン上に存在す
るときを検出し、それらのＭ個のアクテイブ論理
信号を出力ポートに送ることを開始する手段を含
む。

【図面の簡単な説明】

この発明の種々の特徴および効果は、以下の詳
細な説明および添付の図面を参照することによつ
てよりよく理解されるであろう。 第１図は、この発明に従つて構成された選択器
の回路網を示す。第２図は、第１図の回路網にお
ける選択器のうちの１つのブロツク図を示す。第
３図ないし第７図は、第２図の選択器の好ましい
一実施例の詳細な論理回路図である。

【発明の詳細な説明】

ここで第１図ないし第７図を参照して、この発
明の好ましい一実施例を詳細に説明する。第１図
は、この発明に従つて構成された３つの選択器１
０Ａ，１０Ｂ，および１０Ｃがシステムとしてい
かに相互接続され得るかということの一例を示
す。もちろん、他のシステムを形成するために任
意の異なつた数の選択器およびアービタが用いら
れて入力ポート−出力ポート形式に相互接続され
てもよい。 選択器１０Ａ，１０Ｂ，および１０Ｃは互いに
同一のものであり、文字Ａ，Ｂ，およびＣは単に
そのシステムにおける選択器の位置を識別するた
めにだけ付加されているものである。各選択器
は、１つの入力ポートと２つの出力ポートとを含
む。第１図において、参照数字１１は入力ポート
を示し、参照数字１２および１３は各出力ポート
を示す。 第１図のシステムにおいて、選択器１０Ｂおよ
び１０Ｃの入力ポートは、選択器１０Ａの各出力
ポートと接続されている。動作において、メツセ
ージは選択器１０Ａの入力ポートから選択器１０
Ｂおよび１０Ｃの任意の出力ポートへと送られ
る。各メツセージはそれが選択器システムへと導
入されるときA_S…A_SＭ…MC_EMA_A…A_AC_EAのフオ
ーマツトを有し、またそれが選択器１０Ｂおよび
１０Ｃの出力ポートに対し送られた後はA_S…A_S
Ｍ…MC_EMA_A…A_AC_EAのフオーマツトを有する。 上述のメツセージフオーマツトにおいて、各記
号A_S，Ｍ，C_EM，C_EA，およびA_Aはそれぞれ１つ
のキヤラクタを表わす。またそのキヤラクタは、
Ｎ個のうちのＭ個コードによつて表わされる。す
なわち、選択器における入力ポート１１および出
力ポート１２および１３の各々はＮ個のデータラ
インを含み、これらのデータラインのキヤラクタ
はアクテイブ状態にあるＮ個のうちのＭ個のライ
ン上の信号によつて表わされる。 また上述のメツセージフオーマツトにおいて、
記号Ｍはメツセージの本体におけるキヤラクタを
表わすが、記号A_S，C_EM，C_EA，およびA_Aは制御
キヤラクタを表わす。制御キヤラクタA_S…A_Sは
選択器回路網によつて用いられて、回路網を通る
経路を選択する。特に第１のA_Sキヤラクタは選
択器１０Ａの出力ポートのうちの１つを選択し、
第２のA_Sキヤラクタは次の選択器の１つの出力
ポートを選択する。A_Sキヤラクタは、Ｍに対し
可能なキヤラクタの組のうちの２つの特定のキヤ
ラクタである。 制御キヤラクタC_EMはアービタ回路網（図示せ
ず）によつて用いられて、メツセージ本体の終り
を示す。１つの制御キヤラクタA_Aが各アービタ
によつて発生されて、その入力ポートのいずれを
メツセージが通過するかということを示す。この
A_A制御キヤラクタは、A_S制御キヤラクタと同様
の２つのキヤラクタである。制御キヤラクタC_EA
は選択器によつて用いられて、A_Aキヤラクタス
トリングおよびメツセージの終りを示す。 ここで第２図に移ると、選択器のうちの１つの
ブロツク図が示されている。このブロツク図にお
いて、信号D₁…D_oは入力ポート１１の入力デー
タラインのデータ信号を表わし、信号D₀₁…D_0o
は出力ポート１２の各出力データラインの信号を
表わし、また信号D₁₁…D_1oは出力ポート１３の
各出力データラインのデータ信号を表わす。 入力ポート１１はまた１つの入力制御ラインを
含み、各出力ポートは１つの出力制御ラインを含
む。信号Ａは入力ポート１１に対する入力制御ラ
イン上の選択器によつて発生され、信号A₀は出
力ポート１２に対する出力制御ライン上の選択器
によつて受取られ、また信号A₁は出力ポート１
３に対する出力制御ライン上の選択器によつて受
取られる。一般的に、これらの信号は、出力ポー
トのデータラインから入力ポートのデータライン
へのキヤラクタの転送を調整するために利用され
る。 第２図の選択器の好ましい一実施例の詳細なブ
ロツク図は第３図ないし第７図に示されており、
ここでこれらの論理回路の動作を説明する。一般
的に、第３図および第５図は出力ポートのうちの
１つを選択する選択器の部分を示しており、第４
図、第６図および第７図は、入力ポートから選択
された出力ポートへとキヤラクタを移動させる選
択器の部分を示している。 まず最初に、第３図の論理回路の詳細な構成お
よび動作を考察する。この回路は論理ゲート２０
ないし２９および論理ゲート３０ないし３８から
なつており、それらはすべて図示されたように相
互接続されている。一般的に、論理ゲート２０な
いし２８は出力ポート１２を選択するように動作
し、論理ゲート３０ないし３８は出力ポート１３
を選択するように動作する。 選択動作の前に、電源投入のときに、第３図の
回路はRESET'がローであることに応答して初期
状態におかれる。この初期状態において、信号
（S₀＋S₁）’はハイであり、NANDゲート２２の
出力はローであり、またNANDゲート２７の出
力はハイである。その後信号RESET'はハイに移
行し、それによつてNANDゲート２０および３
０を能動化して入力ポート１１上の２つの制御キ
ヤラクタA_Sのうちの１つの存在を検出する。 すなわち第３図において、信号D_S…D_Tは、入
力ポート１１上の入力データ信号D₁…D_Nのうち
のＭ個を表わす。そしてこれらの特定の入力デー
タ信号は、出力ポート１２を選択するキヤラクタ
A_Sを形成する。同様に、信号D_V…D_Uは、入力ポ
ート１１上のＭ個の他の入力データ信号D₁…D_N
である。そしてこれらのＭ個の信号は、出力ポー
ト１３を選択するキヤラクタA_Sを形成する。 ここでたとえば、すべての入力データ信号D_S
…D_Tがそのアクテイブ状態、すなわちハイに移
行したとする。この場合においては、NANDゲ
ート２０の出力はローに移行し、NANDゲート
２２の出力をハイに強制する。NANDゲート２
２の出力はNANDゲート２１−１ないし２１−
Ｍの入力にフイードバツクされ、そしてこのよう
にしてNANDゲート２２のハイ出力はラツチさ
れる。 NANDゲート２２からのハイはNANDゲート
２３の出力をローに強制し、次にそのローは
NANDゲート２５の出力をハイに強制する。
NANDゲート２４および２６の出力はハイであ
る信号（S₀＋S₁）’のために既にハイであり、し
たがつてNANDゲート２７の出力はローに強制
される。ゲート２７からのこのローは次に
NANDゲート２５および２６によつてラツチさ
れ、NANDゲート２８の出力をハイに強制する。 ローであるNANDゲート２７の出力に応答し
て、選択器１０は入力ポート１１に対する入力制
御ライン上にハイを発生する。すなわち、入力ポ
ート１１上の信号Ａはハイに強制される。このこ
とがいかにして起こるかを説明するために、ここ
で第４図の論理回路を参照する。 第４図の論理回路は、NANDゲート４０−１
ないし４０−Ｎ，４１−１ないし４１−Ｘ，およ
び４２からなつているということが理解されよ
う。この表示について、Ｎは入力データラインの
数であり、Ｘは１度にＮ個をとるＭ個のものの組
合せの数である。これらのNANDゲートは、図
示されたように相互接続されている。 NANDゲート４０−１ないし４０−Ｎおよび
４１−１ないし４１−Ｘは、その入力に信号D_J1
ないしD_JNを受ける。これらの信号は、第６図の
待ち行列における入力バツフアによつて発生され
る。しかしながらこの待ち行列は、簡単に説明す
るように、入力ポート１１に与えられる第１の制
御キヤラクタA_Sを受けないようにされている。
したがつて信号D_J1ないしD_JNはすべてローであ
り、したがつて信号ASET₀'はNANDゲート４２
に直接送られて入力制御信号Ａをハイに強制す
る。 制御キヤラクタA_Sがいかにして入力バツフア
に入らないようにされているかを理解するため
に、ここで第５図の制御回路を考察する。この制
御回路は、論理ゲート５０〜５３，５５〜５８，
および６０〜６９からなつており、それらの論理
ゲートは図示されたように相互接続されている。
この回路は、ロー信号RESET'によつてその初期
状態に強制される。その初期状態において、
NANDゲート５３および５８の出力は共にロー
であり、NANDゲート６７および６９の出力は
共にハイである。 上述したように、制御キヤラクタA_Sが第３図
の回路によつて検出されると、信号G₀はローに
移行し、また３ゲート遅延後信号ASET₀はハイ
に移行する。そして信号G₀は信号ASET₀がハイ
に移行する前にローに移行するので、NANDゲ
ート５０の出力はハイに留まる。したがつて、
NANDゲート５３からの信号S₀はローに留まり、
したがつてNANDゲート６２からの信号S₀＋S₁
はローに留まる。次に第６図を調べればわかるよ
うに、入力ポート上の信号D₁ないしD_Nが待ち行
列に入るために信号S₀＋S₁はハイでなければなら
ないので、入力バツフアはクリアのままである。 次にハイである入力制御信号Ａに応答して、入
力ポート上のすべてのデータ入力信号D₁ないし
D_Nはローに移行する。したがつて第３図の回路
において、すべてのNANDゲート２０および２
１−１ないし２１−Ｍの出力はハイに強制され
る。したがつて、NANDゲート２２の出力はロ
ーに移行し、またNANDゲート２３の出力はハ
イに移行する。 次にゲート２３からのこのハイは、信号G₀と
して第５図のゲート５０の入力に送られる。した
がつてNANDゲート５０の出力はローに移行し、
またNANDゲート５３の出力はハイに移行する。
NANDゲート５３からのこのハイは、信号S₀と
して第６図の待ち行列に送られて、出力ポート１
２を能動化する。またさらに、このハイ信号S₀は
NANDゲート６２の出力をハイに強制し、その
ハイは次に第６図の待ち行列に送られて入力バツ
フアを能動化する。 NANDゲート６２からのハイ信号S₀＋S₁はま
た、入力ポート制御信号Ａをローに移行させる。
このことが起こる理由は、NANDゲート６２か
らのハイはNANDゲート６３の出力をローに強
制し、次にこのローは信号（S₀＋S₁）’として第
３図のNANDゲート２９に送られ、そこで
NANDゲート２９の出力はハイに移行し、それ
によつてNANDゲート２４の出力がローに強制
されて、そのローによつてNANDゲート２７の
出力がハイに強制されるからである。ゲート２７
からのハイは、次に信号ASET₀'として第４図の
NANDゲート４２の入力に送られ、それによつ
て入力ポート制御信号Ａはローに移行される。 第３図のNANDゲート２７からのハイはまた、
NANDゲート２８の出力をローに移行させると
いうことに注意されたい。このローは信号
ASET₀として第５図のNANDゲート５０および
５１に送られる。しかし第５図の回路からの信号
S₀は、その回路がNANDゲート５２によつてラ
ツチされているので、ハイに留まる。したがつて
第６図の出力ポート１２は選択されたまま留ま
り、データは能動化され続けて、待ち行列の入力
バツフアへと移動する。 第１のキヤラクタに続いて入力ポート１１で受
けられる各キヤラクタは、第６図の待ち行列を介
して以下のように選択された出力ポートへと送ら
れる。最初に、第６図のＮ個の入力データ信号
D₁ないしD_NのうちのＭ個がハイに移行し、それ
によつて入力データライン上の新たなキヤラクタ
の存在を示す。これらの入力データ信号がハイに
移行するので、それらは入力バツフアの各ラツチ
においてラツチされる。第６図において、参照数
字７０−１ないし７３−１は入力データ信号D₁
をストアする入力バツフアラツチを示し、また参
照数字７０−Ｎないし７３−Ｎはデータ入力信号
D_Nをストアする入力バツフアラツチを示す。 Ｍ個の入力データ信号が入力データバツフアに
ストアされてしまつた後、第４図の回路は入力制
御信号Ａをハイに強制するように動作する。この
ハイは、キヤラクタが入力バツフアにストアされ
てしまいかつ入力ポート１１から除去され得ると
いうことを示す。このハイ信号Ａは、入力バツフ
ア内のキヤラクタの存在を検出するゲート４１−
１ないし４１−Ｘのうちの１つによつて発生され
る。 すなわち、ゲート４１−１ないし４１−Ｘの
各々は入力バツフアからのＭ個の入力を有し、こ
れらのＭ個の入力は可能であるすべてのキヤラク
タを検出するように配列される。ゲート４１−１
はあるキヤラクタを検出し、ゲート４１−２は別
のキヤラクタを検出する。これらのゲートのいず
れかが入力バツフア内のキヤラクタを検出すれ
ば、そのゲートの出力はローに移行し、それによ
つてNANDゲート４２の出力をハイに強制し、
そのハイは次にNANDゲート４０−１ないし４
０−Ｎによつて与えられるフイードバツクによつ
てラツチされる。 入力バツフア内のデータはその後、次のように
して選択された出力ポートに転送される。最初
に、データは入力バツフアから出力バツフアへと
移動される。出力バツフアはＮ個のラツチからな
り、その第１のものは第６図において参照数字８
０−１ないし８３−１によつて示されており、ま
たその最後のものは参照数字８０−Ｎないし８３
−Ｎによつて示されている。この出力バツフア
は、出力ポート制御信号A₀およびA₁がともにロ
ーでかつ信号RESET'がハイであるときはいつで
も、NANDゲート８４ないし８７からなる制御
回路の指示の下でロードされている。 出力バツフアから、データは信号S₀およびS₁に
応答して、選択された出力ポートへと送られる。
信号S₀はNANDゲートの対９０−１ないし９０
−Ｎを能動化し、信号S₁はNANDゲートの対９
１−１ないし９１−Ｎを能動化する。出力バツフ
アからの信号はまた第７図の制御回路に送られ、
その制御回路は一般的に出力バツフアから入力バ
ツフアへのフイードバツクを与えるように動作す
る。 このフイードバツクは信号A_K′の形態であり、
その信号はそれがローであるときに入力バツフア
がクリアされるようにし、またそれがハイである
ときに入力バツフアがセツトされるようにする。
第７図を参照すると、この回路はNANDゲート
１００−１ないし１００−Ｎ，１０１−１ないし
１０１−Ｘ，１０２および１０３からなつている
ということがわかる。この表示において、Ｘは１
度にＮ個をとるＭ個のものの組合せの数を表わ
す。同様に、NANDゲート１０１−１ないし１
０１−Ｘの各々は出力バツフアからのＭ個の入力
を有し、またそれらの入力は出力バツフア内の任
意のキヤラクタを検出するように配列される。 したがつて、キヤラクタが出力バツフア内に存
在すれば、NANDゲート１０１−１ないし１０
１−Ｘのうちの１つの出力がローに移行し、した
がつてNANDゲート１０２の出力がハイに移行
する。このハイは、NANDゲート１００−１な
いし１００−Ｎによつて与えられるフイードバツ
クによつてラツチされる。また、このハイは信号
A_K′をローに強制し、このローは次に入力バツフ
アがクリアされることを可能にする。 しかしながら、入力バツフアは、ハイである入
力ポート制御信号Ａに応答して入力ポート上の信
号D₁ないしD_Nがローに移行するまでクリアされ
ないということに注意されたい。入力バツフアが
クリアされると、入力バツフア内の信号D_J1ない
しD_JNはローに移行する。これらの信号は第４図
の制御回路によつてモニタされ、そしてそれらが
すべてローに移行すると、NANDゲート４０−
１ないし４０−Ｎおよび４１−１ないし４１−Ｘ
のすべての出力はハイである。このことは次に入
力ポート制御信号Ａをローに強制し、そのローは
新たなキヤラクタが入力ポートに対し存在し得る
ということを示す。 しかしながら入力ポート上の新たなキヤラクタ
は、出力バツフア内のデータが選択された出力ポ
ートからとられてしまうまで、第６図の入力バツ
フアによつて受入れられないであろう。そのこと
が起こつたということは、出力ポート制御信号
A₀がハイに移行することによつて表わされる。
そのことが起こると、第６図のNANDゲート８
７の出力はローに移行し、そのローは次に入力バ
ツフアがクリアされたときに出力バツフアをクリ
アする。次に第７図のフイードバツク回路におけ
るすべてのNANDゲート１００−１ないし１０
０−Ｎおよび１０１−１ないし１０１−Ｘの出力
はハイに移行し、そのハイは次に信号A_K′をハイ
に強制する。そして信号A_K′がハイであるとき、
新たなキヤラクタが入力バツフアによつて受取ら
れることができて、その後上述のすべての信号シ
ーケンスが繰返される。 ここで、制御キヤラクタC_EAが入力ポート１１
に受取られるときの選択器の動作について考察す
る。その制御キヤラクタはその入力ポート上のメ
ツセージが完全でありしたがつて前に選択された
出力ポートは選択解除されるべきであるというこ
とを選択器に対して示す。詳細には、その選択解
除は以下のようにして起こる。 最初に、第６図の入力バツフア上のＭ個の信号
D₁ないしD_Nがハイに移行し、そしてそれらの信
号は入力バツフアにラツチされる。そこからそれ
らは第４図の制御回路に送られて、そこで
NANDゲート４１−ＪはキヤラクタC_EAの存在を
検出する。この検出は、NANDゲート４１−Ｊ
の出力がローに移行することによつて示される。 このローは、信号EA_A′として第５図の制御回
路に転送される。そこで、ローである信号EA_A′
は、NANDゲート６５の出力をハイに強制し、
そのハイは次にNANDゲート６７の出力をロー
に強制する。このローは次にNANDゲート６６
および６５によつてラツチされ、そしてそれはま
た信号EA_B′として第４図のNANDゲート４２の
入力に送り返される。そこで、ローである信号
EA_B′は入力ポート制御信号Ａをハイに強制し、
それによつて制御キヤラクタC_EAが入力ポートか
ら除去され得るということを示す。 ロー信号EA_B′はまた、第５図においてNAND
ゲート６８の出力をハイに強制する。しかしなが
らこのハイは、ローである信号EA_A′によつてブ
ロツクされているので、このハイによつて
NANDゲート６９の出力がローに移行すること
はない。したがつてゲート６９の出力はハイに留
まり、第５図の回路においてさらに信号の伝達が
行なわれることはない。特に、信号S₀はハイに留
まり、またそれによつて出力ポート１２は選択さ
れたまま留まる。 その後、第６図の入力バツフア内の制御キヤラ
クタC_EAは出力バツフアに転送される。そしてそ
こから、それは選択された出力ポート１２に転送
される。次に第７図の回路におけるゲート１０１
−１ないし１０１−Ｘのうちの１つは出力バツフ
ア内の制御キヤラクタC_EAの存在を検出し、そし
てそれによつて次にフイードバツク信号A_K′がロ
ーに移行される。ロー信号A_K′により第６図の入
力バツフアはリセツトされ、しかしその信号はま
た第５図のNANDゲート６９に送られて入力バ
ツフアがリセツトされてしまつた後であつてもそ
のゲートの出力をハイに保持する。 ハイである入力ポート制御信号Ａに応答して制
御キヤラクタC_EAが入力ポート１１から除去され
ると、入力バツフアはリセツトされる。すなわ
ち、すべての信号D_J1ないしD_JNはローに移行す
る。それに応答して、第４図のすべてのNAND
ゲート４０−１ないし４０−Ｎおよび４１−Ｊの
出力はハイに移行する。 また、上述の入力バツフアのクリアは、第５図
の信号EA_A′をハイに強制する。しかしながら、
NANDゲート６９の出力はロー信号A_K′によつ
てハイに保持される。信号A_K′は、データが選択
された出力ポート１２からとられるまでローに留
まる。出力ポート制御信号A₀がハイに移行する
と、第６図のNANDゲート８７の出力はローに
移行し、出力バツフアはクリアされ、それによつ
て次に第７図の回路からの信号A_K′はハイに移行
する。そして次に第５図のNANDゲート６９の
出力はローに移行し、そのローは次にNANDゲ
ート５３からのS₀をローに強制し、それによつて
前に選択された出力ポート１２を選択解除する。 ローに移行する信号S₀は、NANDゲート６２
がローに移行するように強制し、信号S₀＋S₁によ
つて入力バツフアに対する入力をブロツクする。
NANDゲート６２上のローは、NANDゲート６
３をハイに強制する。NANDゲート６４はロー
に変化し、それによつてNANDゲート６７はハ
イに変化し、信号EA_B′はNANDゲート６５およ
び６６にラツチされる。EA_B′がハイに変化する
ことによつて、第４図のNANDゲート４２はロ
ーに変化する。入力ポート１１は次に、その初期
状態に戻る。 この発明の好ましい一実施例の詳細が説明され
た。しかしながら、多くの変更および修正がこの
発明の特徴および精神から逸脱することなくなさ
れることができる。したがつて、この発明は上述
の実施例に限定されるものではなく、添付の請求
の範囲によつて規定されるべきものであるという
ことを理解されたい。