JPH025464A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPH025464A JPH025464A JP63154729A JP15472988A JPH025464A JP H025464 A JPH025464 A JP H025464A JP 63154729 A JP63154729 A JP 63154729A JP 15472988 A JP15472988 A JP 15472988A JP H025464 A JPH025464 A JP H025464A
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- semiconductor integrated
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- Bipolar Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、同一基板
上にバイポーラトランジスタとＭ Ｉ Ｓ ＦＥ ｒｐ
を設けた半導体集積回路装置に適用して有効なものであ
る。 〔従来技術〕 バイポーラトランジスタの１つπ５ＩＣＯ８（Ｓ＋ｄｅ
Ｗａｌｌ Ｂａ５ｅ Ｃｏｎｔａｃｔ ３ｔｒ
ｕｃｔｕｒｅ）と呼ばれるものが、特願昭５９−２２５
７３８号に記載されている。このトランジスタは、ベー
ス電極がベース領域にセルファラインで接続するもので
あり、また、エミッタ領域がベース電極及びベース領域
に対してセルファラインで形成される。 このため、トランジスタを微細にすることができ、また
高速化を計ることができる。 本発明者は、前記バイポーラトランジスタで構成した集
積回路について検討した。 前記バイポーラトランジスタは、高速性、駆動性は優れ
ているものの、微細化についてはＭＩＳＦＥＴの方が優
れている。そこで、高速性、駆動性を重要視する部分は
前記バイポーラトランジスタで構成し、微細性を重要視
する部分はＭ Ｉ Ｓ ＦＥＴで構成することを考えた
。 〔発明が解決しようとする課題〕 ５ＩＣＯＳバイポーラトランジスタ同志の間及びＭＩＳ
ＦＥＴ同志の間さらに５ＩＣＯＳバイポーラトランジス
タとＭ Ｉ Ｓ Ｆ ＥＴの間は、フィールド絶縁膜を
形成することによって素子分離しなければならない。 しか（７ながら、５ＩＣＯＳバイポーラトランジスタで
構成される集積回路のフィールド絶縁膜の形成方法と、
ＭＩＳＦＥＴで構成される集積回路のフィールド絶縁膜
の形成方法が異る。このため、５ＩＣＯＳバイポーラト
ランジスタとＭＩ ８ＦＥＴを同一基板に形成すると、
素子分離の形成工程が複雑になる。 本発明の目的は、ベース電体がベース領域圧セルファラ
インで接続されるバイポーラトランジスタとＭ Ｉ Ｓ
）’ Ｅ ’ｌ’を同一基板に構成［また半導体集積
回路装Ｋにおいて、素子分離の容易な半導体集積回路装
置を提供することにある。 本発明の他の目的は、ベース？ｌｉ極がベース領域にセ
ルファラインで接続されるバイポーラトランジスタとＭ
Ｉ Ｓ Ｆ Ｅ Ｔを同一基板ｒ構成した半導体集積
回路装置において、バイポーラトランジスタ間の素子分
離とＭ Ｉ Ｓ Ｆ Ｅ Ｔ間の素子分離を同一工程で
行う技術を提供すること（（ある。 本発明の他の目的は、ベース電極がベース領域にセルフ
ァラインで接続されるバイポーラトランジスタと、ソー
ス、ドレイン領域の一部が低濃度層からなるＭＩＳＦＥ
Ｔを同一基板に構成した半導体集積回路装置において、
高隻積化を計る技術を提供することにある。 本発明のイ］セの目的は、ベース電極がベース領域の側
面にセルファラインで接続されるバイポーラトランジス
タと、ＭＩＳＦＥＴを同一基板、構成した半導体集積回
路装置において、寸法変換量または半導体基板上の平担
化を計る技術を提供することにある。 本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。 〔課題を解決するための手段〕 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。 すなわち、ベース電極がベース領域にセルファラインで
接続するバイポーラトランジスタと、ＭＩＳＦＥＴとを
同一基板に構成した半導体集積回路装置において、前記
バイポーラトランジスタのベース領域及びエミッタ領域
を構成する第１領域、コレクタの引き出し領域を構成す
る第２領域及びＭ Ｉ Ｓ Ｐ Ｅ Ｔを構成する第３
領域のそれぞれを基板の表面に突出させるものである。 捷た、ベース電極がベース領域の側面にセルファライン
で接続されるバイポーラトランジスタと、ＭＩ ５ＦＥ
Ｔとを同一基板に形成する半導体集積回路装置の製造方
法であって、前記基板のベース領域及びエミッタ領域が
設けられる第１領域、コレクタ領域の引き出し領域が設
けられる第２領域、ＭＩＳＦＥＴが設けられる第３領域
のそれぞれの上に第１マスクを形成し、前記第１．第２
及び第３領域のそれぞれの周囲をエツチングして前記第
１、第２及び第３領域を突出させ、前記突出［７た第１
領域の側面に第２マスクを形成し、前記基板の前記第１
及び第２マスクから露出している表面を酸化して素子分
離絶縁膜、フィールド絶縁膜を形成するものである。 また、ＭＩＳＦＥＴのゲート電極の側部に設けられソー
ス、ドレイン領域の一部の領域を規定するサイドウオー
ルは、バイポーラトランジスタのエミッタ領域を規定す
るために、ベース引出し電極の側壁に設けられるサイド
ウオールと同一工程により形成される。 オた、前記第２突出領域の周囲及び第３突出領域の周囲
のフィールド絶縁膜を、前記第１突出領域の周囲のフィ
ールド絶縁膜と同様に１前記第２突出領域及び第３突出
領域の側面にのみ設け上面に設けないようにしたもので
ある。 〔作用〕 上述した手段によれば、バイポーラトランジスタ間、Ｍ
ＩＳＦＥＴ間及びバイポーラトランジスタとＭ Ｉ ８
Ｆ Ｅ Ｔ間のそれぞれの素子分離を同じ構造にでき
るので、素子分離の容易な半導体集積回路装置を得るこ
とができる。 また、ＭＩＳＦＥＴ間及びＭＩＳＦＥＴとバイポーラト
ランジスタ間の素子分離にバイポーラトランジスタ間の
素子分離技術を用いているので、それら半導体素子間の
素子分離を同一工程で行うことができる。 また、バイポーラトランジスタのベース電極とエミッタ
領域の間及びＬＤＤ構造のＭＩＳＦＥＴのソース、ドレ
インの高濃度領域とゲート電極の間が同一工程で形成さ
れたサイドウオールによりセルファラインで規定される
ため距離を縮小することができるので、工程増なしに高
集積化を計ることができる。 また、バイポーラトランジスタのコレクタ引キ出し領域
の周囲及びＭＩＳＦＥＴ領域の周囲にフィールド絶縁膜
が食込まなくなるので、寸法変換量を小さくすることが
できる。 〔発明の実施例■〕 以下、本発明を図面を用いて説明する。 第１図は、本発明を適用したスタティック型という）の
一部の平面図であり、左図が周辺回路を構成するバイポ
ーラトランジスタの平面図、右図が１個のメモリセルを
構成している２個のＰチャネルＭＩＳＦＥＴと４個のＮ
チャネルＭＩＳＦＥＴの平面図である。 第２図は、第１図の左図のＩ−Ｉ切断線における断面図
、 第３図は、第１図の右図の■−■切断線における断面図
、 第４図は、第１図の右図のＩ−Ｉ切断線における断面図
である。 なお、第１図は、素子の構成を分シ易くするために、フ
ィールド絶縁膜１層間絶縁膜等の絶縁膜を図示していな
い。 まチ、バイポーラトランジスタの構成を説明する。 第１図の左図及び第２図において、１はＰ−型単結晶シ
リコンからなる基板であり、その表面にＮ＋型埋込み層
ＮＢＬ、Ｐ＋型埋込み層ＰＢＬが形成されている。バイ
ポーラトランジスタは、埋込み層ＮＢＬ１Ｎ−型コレク
タ領域３、Ｎ 型コレクタ引き出し領域４． Ｐ−型
真性ベース領域６、真性ベース領域６の引き出し領域と
しての戸型半導体領域（ｇｒａｆｔ ｂｅｓｅ ｒ
ｅｇｉｎ ） ５、Ｎ＋型エミッタ領域７からなってい
る。コレクタ領域３、真性ベース領域６、Ｐ＋型半導体
領域エミッタ領域７及びコレクタ引き出し領域４のそれ
ぞれは、基板１上に成長させたエピタキシャル層に形成
したものである。Ｎ＋型埋込み層ＮＢＬの周囲は、Ｐ＋
型埋込み層ＰＢＬによって囲まれ、図示していない他の
バイポーラトランジスタの間が分離されている。 第２図に示すように、Ｎ−コレクタ領域３、Ｐ＋型半導
体領域５、Ｐ−型真性ベース領域６、Ｎ＋型エミッタ領
域７のそれぞれは埋込み層ＮＢＬ上すなわち基板１上の
同一の突出領域内圧形成され、またＮ＋型コレクタ引き
出し領域４は前記と異る突出領域に形成されている。こ
れら２つの突出領域の間は、基板１の表面すなわち埋込
み層ＮＢＬ。 ＰＢＬの表面と、コレクタ領域３、Ｐ＋型半導体領域５
、真性ベース領域６、エミッタ領域７が設けられる第１
の突出領域の側面の一部と、コレクタ引き出し領域４が
設けられる第２の突出領域の側面の全部とを覆う酸化シ
リコン膜からなるフィールド絶縁膜２によって分離され
ている。Ｐ＋型半導体領域５は、フィールド絶縁膜２か
ら露出され、この露出した部分圧多結晶シリコン膜から
なるベース電極１０がセルファラインで接続されている
。ベース電極１０の露出する表面は、ベース電極（多結
晶シリコン膜）１０を熱酸化した酸化シリコン膜からな
る絶縁膜１１で覆れている。なお、前記真性ベース飴域
の上面の一部に形成された酸化シリコン膜８及び窒化シ
リコン膜９は、フィールド絶縁膜２及び絶縁膜１１を形
成するときのマスクとして用いたものである。１２はエ
ミッタ電極であり、多結晶シリコン膜１２Ａの上に例え
ばＷ、ＭＯ，Ｔａ、Ｔｉ、Ｐｔ等の高ｍ点金ｉ膜１−２
Ｂ又はそれら高融点金属のシリサイド膜１２Ｂを積層
して構成（７た２層膜で構成されている。エミッタ電極
１２の上面はＣＶ Ｄ （ＣｈｅｍｉｃａｌＶａｖｏｒ
Ｄｅｐｏｓｉｔｉｏｎ ）による酸化シリコン膜か
らなる絶縁膜１４が覆っている。エミッタ電極１２は、
絶縁膜８，９．１１で形造られた接続孔１７を通
上にバイポーラトランジスタとＭ Ｉ Ｓ ＦＥ ｒｐ
を設けた半導体集積回路装置に適用して有効なものであ
る。 〔従来技術〕 バイポーラトランジスタの１つπ５ＩＣＯ８（Ｓ＋ｄｅ
Ｗａｌｌ Ｂａ５ｅ Ｃｏｎｔａｃｔ ３ｔｒ
ｕｃｔｕｒｅ）と呼ばれるものが、特願昭５９−２２５
７３８号に記載されている。このトランジスタは、ベー
ス電極がベース領域にセルファラインで接続するもので
あり、また、エミッタ領域がベース電極及びベース領域
に対してセルファラインで形成される。 このため、トランジスタを微細にすることができ、また
高速化を計ることができる。 本発明者は、前記バイポーラトランジスタで構成した集
積回路について検討した。 前記バイポーラトランジスタは、高速性、駆動性は優れ
ているものの、微細化についてはＭＩＳＦＥＴの方が優
れている。そこで、高速性、駆動性を重要視する部分は
前記バイポーラトランジスタで構成し、微細性を重要視
する部分はＭ Ｉ Ｓ ＦＥＴで構成することを考えた
。 〔発明が解決しようとする課題〕 ５ＩＣＯＳバイポーラトランジスタ同志の間及びＭＩＳ
ＦＥＴ同志の間さらに５ＩＣＯＳバイポーラトランジス
タとＭ Ｉ Ｓ Ｆ ＥＴの間は、フィールド絶縁膜を
形成することによって素子分離しなければならない。 しか（７ながら、５ＩＣＯＳバイポーラトランジスタで
構成される集積回路のフィールド絶縁膜の形成方法と、
ＭＩＳＦＥＴで構成される集積回路のフィールド絶縁膜
の形成方法が異る。このため、５ＩＣＯＳバイポーラト
ランジスタとＭＩ ８ＦＥＴを同一基板に形成すると、
素子分離の形成工程が複雑になる。 本発明の目的は、ベース電体がベース領域圧セルファラ
インで接続されるバイポーラトランジスタとＭ Ｉ Ｓ
）’ Ｅ ’ｌ’を同一基板に構成［また半導体集積
回路装Ｋにおいて、素子分離の容易な半導体集積回路装
置を提供することにある。 本発明の他の目的は、ベース？ｌｉ極がベース領域にセ
ルファラインで接続されるバイポーラトランジスタとＭ
Ｉ Ｓ Ｆ Ｅ Ｔを同一基板ｒ構成した半導体集積
回路装置において、バイポーラトランジスタ間の素子分
離とＭ Ｉ Ｓ Ｆ Ｅ Ｔ間の素子分離を同一工程で
行う技術を提供すること（（ある。 本発明の他の目的は、ベース電極がベース領域にセルフ
ァラインで接続されるバイポーラトランジスタと、ソー
ス、ドレイン領域の一部が低濃度層からなるＭＩＳＦＥ
Ｔを同一基板に構成した半導体集積回路装置において、
高隻積化を計る技術を提供することにある。 本発明のイ］セの目的は、ベース電極がベース領域の側
面にセルファラインで接続されるバイポーラトランジス
タと、ＭＩＳＦＥＴを同一基板、構成した半導体集積回
路装置において、寸法変換量または半導体基板上の平担
化を計る技術を提供することにある。 本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。 〔課題を解決するための手段〕 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。 すなわち、ベース電極がベース領域にセルファラインで
接続するバイポーラトランジスタと、ＭＩＳＦＥＴとを
同一基板に構成した半導体集積回路装置において、前記
バイポーラトランジスタのベース領域及びエミッタ領域
を構成する第１領域、コレクタの引き出し領域を構成す
る第２領域及びＭ Ｉ Ｓ Ｐ Ｅ Ｔを構成する第３
領域のそれぞれを基板の表面に突出させるものである。 捷た、ベース電極がベース領域の側面にセルファライン
で接続されるバイポーラトランジスタと、ＭＩ ５ＦＥ
Ｔとを同一基板に形成する半導体集積回路装置の製造方
法であって、前記基板のベース領域及びエミッタ領域が
設けられる第１領域、コレクタ領域の引き出し領域が設
けられる第２領域、ＭＩＳＦＥＴが設けられる第３領域
のそれぞれの上に第１マスクを形成し、前記第１．第２
及び第３領域のそれぞれの周囲をエツチングして前記第
１、第２及び第３領域を突出させ、前記突出［７た第１
領域の側面に第２マスクを形成し、前記基板の前記第１
及び第２マスクから露出している表面を酸化して素子分
離絶縁膜、フィールド絶縁膜を形成するものである。 また、ＭＩＳＦＥＴのゲート電極の側部に設けられソー
ス、ドレイン領域の一部の領域を規定するサイドウオー
ルは、バイポーラトランジスタのエミッタ領域を規定す
るために、ベース引出し電極の側壁に設けられるサイド
ウオールと同一工程により形成される。 オた、前記第２突出領域の周囲及び第３突出領域の周囲
のフィールド絶縁膜を、前記第１突出領域の周囲のフィ
ールド絶縁膜と同様に１前記第２突出領域及び第３突出
領域の側面にのみ設け上面に設けないようにしたもので
ある。 〔作用〕 上述した手段によれば、バイポーラトランジスタ間、Ｍ
ＩＳＦＥＴ間及びバイポーラトランジスタとＭ Ｉ ８
Ｆ Ｅ Ｔ間のそれぞれの素子分離を同じ構造にでき
るので、素子分離の容易な半導体集積回路装置を得るこ
とができる。 また、ＭＩＳＦＥＴ間及びＭＩＳＦＥＴとバイポーラト
ランジスタ間の素子分離にバイポーラトランジスタ間の
素子分離技術を用いているので、それら半導体素子間の
素子分離を同一工程で行うことができる。 また、バイポーラトランジスタのベース電極とエミッタ
領域の間及びＬＤＤ構造のＭＩＳＦＥＴのソース、ドレ
インの高濃度領域とゲート電極の間が同一工程で形成さ
れたサイドウオールによりセルファラインで規定される
ため距離を縮小することができるので、工程増なしに高
集積化を計ることができる。 また、バイポーラトランジスタのコレクタ引キ出し領域
の周囲及びＭＩＳＦＥＴ領域の周囲にフィールド絶縁膜
が食込まなくなるので、寸法変換量を小さくすることが
できる。 〔発明の実施例■〕 以下、本発明を図面を用いて説明する。 第１図は、本発明を適用したスタティック型という）の
一部の平面図であり、左図が周辺回路を構成するバイポ
ーラトランジスタの平面図、右図が１個のメモリセルを
構成している２個のＰチャネルＭＩＳＦＥＴと４個のＮ
チャネルＭＩＳＦＥＴの平面図である。 第２図は、第１図の左図のＩ−Ｉ切断線における断面図
、 第３図は、第１図の右図の■−■切断線における断面図
、 第４図は、第１図の右図のＩ−Ｉ切断線における断面図
である。 なお、第１図は、素子の構成を分シ易くするために、フ
ィールド絶縁膜１層間絶縁膜等の絶縁膜を図示していな
い。 まチ、バイポーラトランジスタの構成を説明する。 第１図の左図及び第２図において、１はＰ−型単結晶シ
リコンからなる基板であり、その表面にＮ＋型埋込み層
ＮＢＬ、Ｐ＋型埋込み層ＰＢＬが形成されている。バイ
ポーラトランジスタは、埋込み層ＮＢＬ１Ｎ−型コレク
タ領域３、Ｎ 型コレクタ引き出し領域４． Ｐ−型
真性ベース領域６、真性ベース領域６の引き出し領域と
しての戸型半導体領域（ｇｒａｆｔ ｂｅｓｅ ｒ
ｅｇｉｎ ） ５、Ｎ＋型エミッタ領域７からなってい
る。コレクタ領域３、真性ベース領域６、Ｐ＋型半導体
領域エミッタ領域７及びコレクタ引き出し領域４のそれ
ぞれは、基板１上に成長させたエピタキシャル層に形成
したものである。Ｎ＋型埋込み層ＮＢＬの周囲は、Ｐ＋
型埋込み層ＰＢＬによって囲まれ、図示していない他の
バイポーラトランジスタの間が分離されている。 第２図に示すように、Ｎ−コレクタ領域３、Ｐ＋型半導
体領域５、Ｐ−型真性ベース領域６、Ｎ＋型エミッタ領
域７のそれぞれは埋込み層ＮＢＬ上すなわち基板１上の
同一の突出領域内圧形成され、またＮ＋型コレクタ引き
出し領域４は前記と異る突出領域に形成されている。こ
れら２つの突出領域の間は、基板１の表面すなわち埋込
み層ＮＢＬ。 ＰＢＬの表面と、コレクタ領域３、Ｐ＋型半導体領域５
、真性ベース領域６、エミッタ領域７が設けられる第１
の突出領域の側面の一部と、コレクタ引き出し領域４が
設けられる第２の突出領域の側面の全部とを覆う酸化シ
リコン膜からなるフィールド絶縁膜２によって分離され
ている。Ｐ＋型半導体領域５は、フィールド絶縁膜２か
ら露出され、この露出した部分圧多結晶シリコン膜から
なるベース電極１０がセルファラインで接続されている
。ベース電極１０の露出する表面は、ベース電極（多結
晶シリコン膜）１０を熱酸化した酸化シリコン膜からな
る絶縁膜１１で覆れている。なお、前記真性ベース飴域
の上面の一部に形成された酸化シリコン膜８及び窒化シ
リコン膜９は、フィールド絶縁膜２及び絶縁膜１１を形
成するときのマスクとして用いたものである。１２はエ
ミッタ電極であり、多結晶シリコン膜１２Ａの上に例え
ばＷ、ＭＯ，Ｔａ、Ｔｉ、Ｐｔ等の高ｍ点金ｉ膜１−２
Ｂ又はそれら高融点金属のシリサイド膜１２Ｂを積層
して構成（７た２層膜で構成されている。エミッタ電極
１２の上面はＣＶ Ｄ （ＣｈｅｍｉｃａｌＶａｖｏｒ
Ｄｅｐｏｓｉｔｉｏｎ ）による酸化シリコン膜か
らなる絶縁膜１４が覆っている。エミッタ電極１２は、
絶縁膜８，９．１１で形造られた接続孔１７を通
【７て
エミッタ領域７に接続されている。 エミッタ電極１２の側面には、１２の側面８７０゜膜か
らなるサイドウオール１３が形成されている。 前記サイドウオール１３は、後述するＭ Ｉ ８ Ｆ
ＥＴのゲート電極の側壁に設けらｈたサイドウオールと
同一工程により形成されたものである。基板１上の全面
を例えば酸化シリコン膜の上にリンシリケートガラス（
ＰＳＧ）膜を積層して構成した絶縁膜１５が覆っている
。ベース電極１０、エミッタ電極１２、Ｎ＋引き出し領
域４には、接続孔１６を通して第１層目のアルミニウム
膜からなる配線１８Ｂ、１８Ｅ、１８Ｃ，が接続してい
る。 絶縁膜１５の上に例えば、酸化シリコン膜の上に塗布ガ
ラス（５ＯＧ）膜を積層し、さらにＰＳＧ膜を積層して
構成した絶縁膜１９が設けられている。前記絶縁膜１９
の所定部を除去してなる接続孔２０（第１図を参照）を
通して第２層目のアルミニウム膜からなる配線２１が配
線１８Ｂ、１８Ｅ。 １８Ｃのそれぞれに接続している。 次に、第１図の右図、第３図及び第４図に示すメモリセ
ルの構成を説明する。 本実施例のメモリセルは、相補型Ｍ Ｉ Ｓ Ｆ Ｅ
ＴすなわちＰチャネルＭ Ｉ Ｓ Ｆ Ｅ ’ｌ”とＮ
チャネルＭＩＳＦＥＴで構成されている。その等価回路
を第１８図に示す。 第１図、第３図、第４図において、点Ｐ、、Ｐ、。 Ｐ、 、 Ｐ４を結ぶ領域内が１つのメモリセル領域で
ある。メモリセルを構成するＰチャネルＭＩＳＦＥＴ
ＮｉＰ、、ＭＰ、、Ｎチャ洋ルＭＩＳＦＥＴ ＭＮ
、、ＭＮ、、ＭＮ、、ＭＮ４のそれぞれ全一点鎖線で囲
んで示している。 ＮチャネルＭＩＳＦＥＴ ＭＮ、、ＭＮ、、ＭＮ３゜
ＭＮ、のそれぞれは、Ｐ＋型埋込み層ＰＢＬの上に設け
られたＰ−ウェル領域２７の主面に構成されている。一
方、ＰチャネルＭＩＳＢ’ＥＴ ＭＰ、。 ＭＰ、はＮ 型即込み層ＮＢＬの上に設けられたＮ−ウ
ェル領域３１の主面に構成されている。前記Ｎチャネル
ＭＩＳＦＥＴ ＭＮ、、ＭＮ、、ＭＮ、。 ＭＮ４のそれぞれは、ウェル領域２７の表面を熱酸化す
ることにより形成された酸化シリコン１１Ｑからなるゲ
ート絶縁膜２２、多結晶シリコン膜１２Ａの上に’ｖＶ
、Ｍｏ、Ｔａ、Ｔ１．Ｐｔ等の闘融点金属膜１２Ｂ又は
前記高融点金楕のシリサイド膜１２Ｂを積層（７て構成
されたゲート電極１２、ソース、ドレイン領域を構成す
るＮ−型半導体領域２４及びＮ＋＋半導体領域２５とで
９Ｍ成されている。ゲート電極１２は、バイポーラトラ
ンジスタのエミッタ？Ｉ電極１２と同層である。ゲート
電極１２とＮ＋＋半導体領域２５の距離は、酸化シリコ
ン膜からなるサイドウオール１３で規定している。Ｎチ
ャネルＭＩ ８ＦＢ’ｌｌ’ ＭＮ、、ＭＮ、、ＭＮ、
、 ＭＮ４のゲート電極１２の多結晶シリコン膜１２Ａ
はＮ型不純物（例えばリン又はヒ素）が導入されてＮ型
となっている。ＮチャネルＭＩＳＦＥＴ ＭＮ。 とＭＮ、のゲート電極１２（グツイールド絶縁膜２上を
延在するワード線ＷＬと一体に形成されている。Ｍ Ｉ
Ｓ Ｉ；’ ＥＴ ＭＮ、 （７）近傍ＫＨ１Ｎ＋
型半導体領域２６が設けられ、前記Ｎ＋型＃導体領域２
５と電気的に接続されている。前記Ｎ＋＋導体領域２６
は、フィールド絶縁膜２上に延在されたＭＩＳＦＥＴ
ＭＮ４のゲート■Ｗ極１２の多結晶シリコン膜１２Ａ
中のＮ型不純物を、ウェル領域２７中に拡散することに
よって形成される。前記Ｎ＋＋半導体領域２６上には、
開口２３となっており、これを通［７てゲート電極１２
が前記Ｎ＋＋半導体領域２６に電気的て接続されている
。ゲート電極１２の上は酸化シリコンｔＱからなる絶縁
膜１４で覆れている。 ＮチャネルＭＩＳＦＥＴ ＭＮ、、ＭＮ２．ＭＮ３゜
ＭＮ４のそれぞれが設けられているＰ−ウェル領域２７
は、バイポーラトランジスタのコレクタ領域３、Ｐ＋型
半導体領域５、真性ベース領域６、エミッタ領域７、コ
レクタ引き出し領域４と同様に、Ｐ 型坤込み層Ｐ Ｂ
Ｌの表面（基板ｌの表面）上に突出している。 Ｐチャ；トルＭＩＳＦＥＴ ＭＰ、、ＭＰ、は、Ｎ＋
型型埋界層ＮＢＬの表面すなわち基板１の表面上に設け
られたＮ−ウェル領域３】の主面上に構成され、前記Ｎ
−ウェル領域３１の表面を熱酸化することにより形成さ
れた酸化シリコン膜からなるゲート絶縁膜２２、多結晶
シリコン膜１２Ａの上に高融点金属膜又は高融点金属シ
リサイド膜１２Ｂを積層して構成したゲート電極１２、
ソース、ドレイン領域を構成するＰ＋型半導体領域２９
とで構成されている。ＰチャネルＭＩＳＦＥＴＭＰ、、
ＭＰ、のゲート電極１２を構成している多結晶シリコン
膜１２Ａは、Ｐ型不純物例えばホウ素（Ｂ）を導入する
ことによりＰ型化されている。 ＰチャネルＭＩＳＦＥＴ ＭＰ、の近傍では開口２３
が形成され、この間口２３を通して、ＮチャネルＭＩＳ
ＦＥＴ ＭＮ、から延在してきたゲート電極１２がウ
ェル領域３１に接続している。このウェル領域３１０表
面のゲート電極１２が接続している部分には、多結晶シ
リコン膜１２Ａ中のＰ型不純物例えばボロンが拡散され
てＰ 型半導体領域３０’を形成している。 ＰチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔを構成しているＮ−
ウェル領域３１は、前記ＮチャネルＭＩＳＦＥＴＭＮ、
、ＭＮ、、ＭＮ、、ＭＮ、が構成されているＰ−ウェル
領域２７と同様に、Ｎ＋型型埋界層ＮＢＬの上（基板１
の上）に突出している。 第１図に示すように、メモリセル領域におけるＮ＋埋込
み層ＮＢＬ及びＰ＋埋込みｆ＠ Ｐ Ｂ Ｌは、ワード
線ＷＬが延在する方向（換言すればデータ線り、Ｄが延
在している方向）と交差する方向に延在している。また
、Ｎ＋埋込み層ＮＢＬとＰ＋埋込み１ＰＢＬは、データ
線り、Ｄが延在している方向に交互に配置されている。 ＮチャネｋＭ１ＳＦＥＴ ＭＮ、 とＭＮ、が同一
のＰ−ウェル領域２７に構成され、ＮチャネルＭＩＳＦ
ＥＴＭＮ２とＭＮ、が同一のＰ−ウェル領域２７に構成
されている。一方、ＰチャネルＭＩＳＦＥＴ ＭＰ。 とＭＰ、は、それぞれ異るＮ−ウェル領域３１に構成さ
れている。これら４つのウェル領域２７゜３１の間は、
フィールド絶縁膜２とＮ 型埋込み層ＮＢＬ、Ｐ＋型埋
込み層ＰＢＬによって素子分離がなされている。すなわ
ち、ＭＩＳＦＥＴ間の素子分離が、バイポーラトランジ
スタ間の素子分離と同様になされている。それぞれＮ−
ウェル領域３１には、ワード線ＷＬ、ゲート電極１２、
エミッタ電極１２と同層の配線１２が開口２３を通して
接続し、この配ｌ／ｓ１２に、よって電源電位ＶＣＣ（
例えば５Ｖ）を印加している。すなわち、メモリセル内
で電源電位ＶＣＣを印加している。配線１２の多結晶シ
リコン膜１２Ａは、Ｎ型不純物例えばリン又はヒ素を導
入することによりＮ型化されている。ウェル領域３１の
表面の配線１２が接続している部分には、多結晶シリコ
ン膜１２人中のＮ型不純物を拡散することによりＮ＋型
半導体領域２６が形成されている。Ｐ−ウェル領域２７
へは、メモリセルを４セル、８セルあるいは１６セル等
の所定セル数ととに１データ線り、Ｄと同方向に延在さ
せた第２層目のアルミニウム配線（図示せず）からＰ＋
埋込み層ＰＢＬへ回路の接地電位■ｓｓ（例えばＯｖ）
を印加するようにしている。この接地電位ＶＳＳを印加
する第２層目の配線は、メモリセルとメモリセルの間で
接続するようＫしている。Ｐ＋埋込み層ＰＢＬの前記接
地電位ＶＳＳ配線が接続される部分では、他のＰ−ウエ
ル領域２７から分離されたウェル領域２７を設は、接地
電位ＶＳＳはこのＰ−ウェル領域２７を通［７てＰ＋埋
込み層ＰＢＬへ給電され、さらにＰチャネルＭＩＳＩ”
ＥＴ ＭＰ、、ＭＰ、が構成されているＰ−ウェル領
域２７へ給電される。接地電位Ｖｓｓを給電するアルミ
ニウム配線が接続されるＰ−ウェル領域２７の表面には
、ＰチャネルＭＩＳＦＥＴ ＭＰ、、ＭＰ、のソース
、ドレイン領域Ｐ＋型半導体領域２９）と同一工程で戸
型半導体領域を形成］７ている。 １８は第１層目のアルミニウム配線であり、接続孔１６
を通（７てゲート電極１２の上面又はソース、ドレイン
領域であるＮ＋型半導体領域２５の上面あるいはＰ＋型
半導体領域２９の上面に接続している。データ線り、Ｄ
は第２層目のアルミニウム膜からなり、ＮチャネルＭＩ
ＳＦＥＴ ＭＮ。 及びＭＮ、の一方のＮ＋半導体領域２５上に設けられて
いるそれぞれの配線１８に、絶縁膜１９ｆ：除去（７て
なる接続孔２０を通して接続している。 ＮチャネルＭＩＳ）’ＥＴ ＭＮ３及びＭＮ４のソー
ス領域の一部を構成しているそれぞれのＮ＋型半導体領
域２５には、第２層目のアルミニウム膜からなる接地電
位ＶＳＳ配線２８が、接続孔２０゜アルミニウム配線１
８、接続孔１６を通して接続している。 以上、説明（７たように、本実施例のバイポーラトラン
ジスタ及びＭＩＳＦＥＴによれば、ＮチャネルＭＩＳＦ
ＥＴ ＭＮ、、ＭＮ、、ＭＮ３．ＭＮ。 が構成されるＮ−ウェル領域３１及びＰチャネルＭＩＳ
Ｆ’ＥＴ ＭＰ、、ＭＰ、が構成されるＰ−ウェル領
域２７を、バイポーラトランジスタのコレクタ領域３、
真性ベース領域６、Ｐ＋型半導体値域５、エミッタ領域
７が構成されている突出領域あるいはコレクタ引き出し
領域４を構成している突出領域と同様の構造にしたこと
Ｋより、ＭＩＳＦＥＴ間の素子分離をバイポーラトラン
ジスタ間の素子分離と同様に、フィールド絶縁膜２及び
Ｎ＋埋込み層ＮＢＬとＰ＋埋込み層ＰＢＬの間のＰＮ接
合によ・りて行うことができる。 次に製造方法を説明する。 第５Ａ図、第５Ｂ図、第５Ｃ図乃至第１６Ａ図、第１６
Ｂ図、第１６Ｃ図は、製造工程における平面図又は断面
図である。なお、第５Ａ図、第５Ｂ図、第５０図などの
ように、図番がアラビア数字とアルファベットからなり
、そのアラビア数字が同一の断面図又は同一工程におけ
る断面図であり、アルファベットのＡは第２図と同一部
分の断面、Ｂは第３図と同一部分の断面、Ｃは第４図と
同一部分の断面をそれぞれ表している。 第５Ａ図、第５Ｂ図、第５Ｃ図に示すように、Ｐ−型単
結晶シリコン基板１の表面に、例えばイオン打込みによ
ってＮ型不純物（例えばアンチモン又はリン）を導入す
ることによりＮ 埋込み層ＮＢＬを形成し、またＰ型不
純物（例えば（ホウ素（Ｂ））を導入することによりＰ
＋埋込み層ＰＢＬを形成する。この後、エピタキシャル
層Ｅｐｉを成長させる。 次に、第６ＡＩ２．第６Ｂ図、第６Ｃ図に示すように、
前記エピタキシャル層ＥｐＩに例えばレジスト膜からな
るマスクを用いた例ズはイオン打込みによってＮ型不純
物（例えばアンチモン又はリン）を導入（、てＮ−ウェ
ル領域３１を形成し、またＰ型不紳物（例えばホウ素の
））を導入してＰ−ウェル領域２７を形成する。 次に、第７図、第８Ａ図、第８Ｂ図、第８Ｃ図に示すよ
うに、ウェル領域２７．３１の全表面を熱酸化して酸化
シリコン膜８を形成し、この上に例えばＣＶＤによって
窒化シリコン膜９．酸化シシリコン膜３２を順次形成す
る。そして、例えば、それら酸化シリコン膜３２．窒化
シリコン膜９゜酸化シリコン膜８をレジスト膜からなる
マスク（図示せず）を用いた反応性イオンエツチング（
ＲＩＥ）Ｋよって所定のパターンすなわちバイポーラト
ランジスタのコレクタ領域３．Ｐ＋半導体領域真性ベー
ス領域６．エミッタ領域７のそれぞれが設けられる突出
領域（第１領域）、コレクタ引き出し領域４が設けられ
る突出領域（第２領域）、ＮチャネルＭｌ ８ＦＥＴ
ＭＮ、、ＭＮ、。 ＭＮ３．ＭＮ、、ＰチャネルＭＩＳＦＥＴ ＭＰ、。 ＭＰ、を構成する突出領域（第３領域）のバターを残し
てエツチングする。また、ＲＩＥではなく、ウェットエ
ツチングにより突出部を形成することも可能である。こ
のエツチングの後、レジストＨからなるマスクを除去す
る。次に、Ｐ−ウェル領域２７又はＮ−ウェル領域３１
の表面の酸化シリコン膜３２．８．９化シリコン膜９の
それぞれから露出する部分を所定の深さまでＲＩＥでエ
ツチングすることにより、それら酸化シリコン膜３２゜
窒化シリコン膜９．酸化シリコン膜８が覆っている部分
を突出させる。ζこで、前記所定の深さとは、後に、フ
ィールド絶縁膜２を形成した時にそのフィールド絶縁膜
２の底が埋込み層ＮＢＬ、ＰＢＬＫ達するような深さで
ある。 次に、第９Ａ図、第９Ｂ図、第９Ｃ図に示すように、ウ
ェル領域２７．３１上の全面を覆うように、例えばＣＶ
Ｄによって窒化シリコン膜３３を形成し、これをウェル
領域２７．３１の上面が露出するまでＲＩＥでエツチン
グして窒化シリコン膜３３からなるサイドウオール（以
下、単に、サイドウオール３３という）を突出している
ウェル領域２７，３１．酸化シリコン膜８．窒化シリコ
ン膜９．酸化シリコン膜３２の側面に形成する。 次に、第１０図、第１１Ａ図、第１１Ｂ図、第１１Ｃ図
に示すように、バイポーラトランジスタのコレクタ領域
３．Ｐ＋半導体領域真性ベース領域６．エミッタ領域７
が形成される突出領域をレジスト膜からなるマスクで覆
った後、このマスクから露出するサイドウオール３３を
除去する。 このレジスト膜からなるマスクは、サイドウオール３３
を選択的に除去し念後、除去する。次に、Ｐ−ウェル領
域２７の酸化シリコン膜３２．窒化シリコン膜９．酸化
シリコン［８のそれぞれから露出している表面及びＮ−
ウェル領域３１のサイドウオール３３、酸化シリコン膜
３２．窒化シリコン膜９．酸化シリコン膜８のそれぞれ
から露出している表面全熱酸化して酸化シリコン膜から
なるフィールド絶縁膜２を形成する。フィールド絶縁膜
２の底面が埋込み１５ＮＢＬ、ＰＢＬまで達するので、
Ｐ−ウェル領域２７．Ｎ−ウェル領域３１は、上面が酸
化シリコン膜３２．窒化シリコン膜９、酸化シリコン膜
８で覆れている突出部分のみ残る。 ここで、ＮチャネルＭＩＳＦＥＴ ＭＮ、、ＭＮ、。 ＭＮ、、ＭＮ、、ＰチャネルＭＩＳＦＥＴ ＭＰ、。 Ｍ Ｐ 、のフィールド絶縁膜２の形状は、バイポーラ
トランジスタの引き出し領域４が形成される突出領域の
フィールド絶Ｒ膜２と同じようζ（なる。 このように、ＭＩ Ｓ Ｆ Ｅ Ｔの間及びＭ Ｉ Ｓ
ＦＥ Ｔとバイポーラトランジスタの間の素子分離が
、バイポーラトランジスタ間の素子分離と同一工程で行
われている。なお、第１０図の２人は、フィールド絶縁
膜２のバーズビークの部分を示している。 フィールド絶縁膜２を形成した後、サイドウオール３３
を露出するパターンのレジスト膜からなるマスクを埋込
み層ＮＢＬ 、ＰＢＬ上に形成［７た後、サイドウオー
ル３３をエツチングによって除去する。このエツチング
時に前記レジスト膜からなるマスクから露出している窒
化シ１ルユン膜・９すなわちコレクタ領域３．Ｐ＋半導
体領域真性ベース領域６．エミッタ領域７を形成する突
出領域上の窒化シリコン膜９の側面がエツチングされて
後退する。サイドウオール３３を除去した後、そのエツ
チングに用いたレジスト膜からマスクを除去する。 次に１第１２Ａ図、第１２Ｂ図、第１２Ｃ図に示すよう
に、まず酸化シリコン膜３２を除去する。 次に、コレクタ領域３．Ｐ＋型半導体領域真性ベース領
域６．エミッタ領域７が形成される突出領域を露出する
パターンのレジスト膜からなるマスクを用い、このマス
クから露出する酸化シリコン膜８の側面をエツチングし
て後退させる。この後、レジスト膜からなるマスクを除
去する。次に、埋込み層ＮＢＬ 、ＰＢＬ上の全面忙例
えばＣＶＤ法によって多結晶シリコン膜１０を形成する
。 次に、例えばイオン打込みによって多結晶シリコン膜１
０にＰ型不純物例えばホウ素（Ｂ）を導入し、アニール
する。このとき、前記Ｎ−ウェル領域３１の多結晶シリ
コン膜１０が被着している側面にその多結晶シリコン膜
１０中のＰ型不純物を導入してＰ＋半導体領域５を形成
する。 次に、第１３図、第１４Ａ図、第１４Ｂ図、第１４Ｃ図
に示すように、レジスト膜からなるマスクを用いたエツ
チングによって多結晶シリコン膜１０をパターニングし
てベース電極１０を形成する。次に、ベース電極１０の
露出している表面を熱酸化して酸化シリコン膜からなる
絶縁膜１１を形成する。窒化シリコン膜９が熱酸化のマ
スクとなっている。 次に、第１５図、第１６Ａ図、第１６Ｂ図、第１６Ｃ図
に示すように、露出している窒化シリコン膜９をエツチ
ングし、さらに酸化シリコン膜８をエツチングする。Ｐ
−ウェル領域２７及びＮ−ウェル領域３１の露出してい
る上面を熱酸化して酸化シリコン膜からなるゲート絶縁
膜２２を形成する。次に、レジスト膜からなるマスクを
用いたイオン打込みによって２丁真性ベース領域６．Ｎ
＋エミッタ領域７．Ｎ＋引き出し領域４を順次形成する
。次に、レジスト膜からなるマスクを用いたエツチング
によって、エミッタ領域７上のゲート絶縁膜２２、開口
２３となる部分のゲート絶縁膜２２をそれぞれ除去する
。エツチングの後にレジスト膜からなるマスクを除去す
る。次に１例えばＣＶＤによって埋込み層１’ＢＬ、Ｎ
ＢＬ上の全面に多結晶シリコン膜１２Ａを形成する。こ
の多結晶シリコン膜１２Ａは、Ｐ＋埋込み層ＰＢＬ上の
部分と、Ｎ＋埋込み層ＮＢＬＤ上の電位ＶＣＣを給電す
る配線１２の一部となる部分へ例えばイオン打込みによ
ってＮ型不純物例えばリン又はヒ素を導入し、その他の
部分へＰ型不純物を導入して低抵抗化を計る。前記多結
晶シリコン膜１２Ａ中に導入された不純物の活性化のた
めのアニール時に、開口２３を通して多結晶シリコン膜
１２Ａ中のＮ型不純物又はＰ型不純物が拡散されてＮ＋
半導体領域２６及びＰ＋半導体領域３０が形成される。 なお、このとき同時に、Ｎ＋エミッタ領域７を形成する
ようにしてもよい。あるいは、Ｎ＋半導体領域２６．Ｐ
＋半導体領域３０は開口２３を形成する以前に、レジス
ト膜からなるマスクを用いたイオン打込みで形成するよ
うにし、Ｎ エミッタ領域７を多結晶シリコン膜１２Ａ
からの拡散で形成するようにしてもよい。多結晶シリコ
ン膜１２Ａのさらにその上にＣＶＤやスパッタによって
Ｗ 、 Ｍ ｏ 、 Ｔ ａ 、、 ’ｆ ｉ 、 ｐ
を等の高融点金属膜を形成し、この後アニールするこ
とによりシリサイド化して高融点金属シリサイド膜１２
Ｂを形成する。さらに高融点金属シリサイド膜１２Ｂの
上に例えばＣＶＤによって酸化シリコン膜１４を形成す
る。次に、レジスト膜からなるマスクを用いたエツチン
グにより、酸化シリコンＩ漠１４ 、 ａＦｉｌ’Ｊ点
金属シリサイド膜１２Ｂ、多結晶シリコン膜１２Ａ ｅ
１１１次エツチングしてエミッタ電極１２．ゲート電
極１２．ワード線ＷＬ、電源電位Ｖｃｅを給電する配線
１２をそれぞれ形成する。次に、レジスト膜からなるマ
スクを用いたイオン打込みによってＮ型不純物例えばリ
ンを導入してＮ−半導体領域２４を形成する。 Ｎ−半導体領域２４を形成した後、第１図乃至第４図に
示した例乏ばＣＶＤによる酸化シリコン膜からなるサイ
ドウオール１３、ＮチャネルＮｉ ｌ５ＰＥＴ ＭＮ
、、 ＭＮ、、 へ１Ｎ３．八・ＩＮ、のソース、
ドレイン領域の一部であるＮ＋半導体領域２５、Ｐチャ
ネルＭＩＳＦＥＴ ＭＰ、、ＭＰ２のソース、ドレイ
ン領域であるＰ半導体領域２９、例えばＣＶＤＫよる酸
化シリコン膜とＰＳＧｔｌｑとからなる絶縁膜１接続孔
１６、例えばスパッタによる第１層目のアルミニウム膜
からなる配線１８．１８Ｂ、１８ｃ、１８Ｂ、例えばＣ
ＶＤによる酸化シリコン膜、塗布ガラス膜、ＰＳＧ膜を
積層してなる絶縁膜１９．、接続孔２０、例えばスパッ
タによる第２層目のアルミニウム膜からなる配線２１．
２８、データ線り、Ｄをそれぞれ形成する。 以上、説明したように、基板１のコレクタ領域３、Ｐ＋
半導体領域（グラフトベース領域）５゜真性ベース領域
６．エミッタ領域７が設けられる第１領域、コレクタ引
き出し領域４が設けられる第２領域、ＭＩＳＦＥＴが設
けられる第３領域のそれぞれの上に窒化シリコン３１！
９（第１マスク）を形成シフ、前記第１．第２及び第３
領域のそれぞれの周囲全エツチングして前記第１．第２
及び第３領域を突出させ、前記突出したｍｌ領域の側面
に窒化シリコン膜３３（第２マスク）を形成し２、基板
１の第１及び第２マスクから露出（７ている表面を酸化
してフィールド絶縁膜２を形成することニｊｌｌ）、Ｍ
Ｉ ５ＰＥＴｆｊｌびＭＩ Ｓ）’ＥＴとバ（ポーラト
ランジスタ間の素子分離にバイポーラトランジスタ間の
素子分離技術を用いているので、バイポーラトランジス
タ間の素子分離、〜ｌｌ５ＦＥＴ間の素子分離及びバイ
ポーラトランジスタとＭＩ Ｓ Ｆ Ｅ Ｔ間の素子分
離を向−工程で行うことができる。 また、第１図に示す、点Ｐ、 、 Ｐ、 、 Ｐ、 、
Ｐ。 を結ぶ領域（メモリール領域）内の素子分離絶縁膜２の
みを、Ｌｏｃａｌ Ｑｘｉｄａｔｉｏｎ ｏｆ８ｉ
１ｉｃｏｎ（以下ＬＯＧＯ８と言う）法により形成（７
てもよい。以下、その梨造方法を説明する。 第２８Ａ図、第２９Ａ図、第３０Ａ図は、バイポーラト
ランジスタ形成領域の素子分離工程を示す断面図であり
、第２８Ｂ図、第２９Ｂ図、第３０Ｂ図及び第２８Ｃ図
、第２９Ｃ図、第３０Ｃ図は、メモリセル形成領域の素
子分離工程を示す断面図である。 第２８Ａ図、第２８Ｂ図、第２８Ｃ図に示すように、酸
化シリコン膜３２を形成した後に、バイポーラトランジ
スタ形成領域（前記第１領域、及び第２領域）の一部上
及びメモリセル領域の全面上に、７オトレジストからな
るマスク（図示せず）を形成し、前記マスクから露出す
るウェル領域２７．３１を例えば、異方性エツチングす
る。 上記異方性エツチングにより、バイポーラトランジスタ
のコレクタ領域３．Ｐ＋半導体領域５゜真性ベース領域
６．エミッタ領域７のそれぞれが設けられる突出領域（
第１領域）、コレクタ引き出し領域４が設けられる突出
領域（第２領域）、及びメモリセル領域（第３領域）が
形成される。 前記異方性エツチングの後に、フォトレジストからなる
マスクを除去する。その後、第２９ノλ図。 第２９Ｂ図、第２９Ｃ図に示すように、前記メモリセル
領域（第３領域）内の素子分離領域が形成されるべき領
域上の酸化シリコン膜３２．窒化シリコン膜９．酸化シ
リコン１ｉａ８のみを、選択的なエツチングにより除去
する。その後、ウェル領域２７．３１上の全面を覆うよ
うに、例えばＣＶ Ｉ）法によって、窒化シリコン膜３
３を形成し、前記窒化シリコン１Ｊｕ３３をウェル領域
２７，３１の上面が露出するまでＲＩＥでエツチング（
７て、窒化シリコン膜３３からなるサイドウオール全突
出しているウェル領域２７，３１、酸化シリコン、模８
゜窒化シリコン膜９．酸化シリコン膜３２の側面に形成
する。 その後、第３０Ａ図、第ａｏ１３図、第３０Ｃ図に示ス
ように、バイポーラトランジスタのコレクタ領域３．Ｐ
＋半導体領域真性ベース領域６゜エミッタ領域７が形成
される突出領域のみをレジスト膜からなるマスクで覆っ
た後、このマスクから露出するサイドウオール３３を除
去する。このレジスト膜からなるマスクは、サイドウオ
ール３３を選択的に除去した後、除去する。次に、Ｐ−
ウェル領域２７の酸化シリコン膜３２．窒化シリコン膜
９．酸化シリコン膜８のそれぞれから露出し７ている表
面及びＮ−ウェル領域３１のサイドウオール３３．酸化
シリコン膜３２．窒化シリコン膜９、酸化シリコン膜８
のそれぞれから露出している表面を熱酸化して酸化シリ
コン膜からなるフィールド絶縁膜２及び２’（ＬＯＣＯ
８）を形成する。 フィールド絶縁膜２の底面が埋込み層ＮＢＬ、ＰＢＬま
で達するので、バイポーラトランジスタ形成領域のＰ−
ウェル領域２７．Ｎ−ウェル領域３１は、上面が酸化シ
リコン膜３２．窒化シリコン膜９、酸化シリコン膜８で
覆れている突出部分のみ残る。前記フィールド絶縁膜（
ＬＯＣＯ８）２’は、メモリセル領域内のλ４ＩＳＦＥ
ＴＳ間の素子分離を行っている。 また、必要に応じて、前記フィールド絶縁膜２′の下の
ウェル領域２７の表面に、あらかじめ例えば、ホウ素を
イオン打ち込みし、Ｐ＋型のチャネルストッパ領域を形
成してもよい。この場合、前記フィールド絶縁膜２′を
形成する前の、例えば、第２９Ｂ図、第２９Ｃ図の工程
の段階で、選択的に、ホウ素をイオン打ち込みすればよ
い。 その後は、上述した、第１２Ａ図、＠１２Ｌ３図。 第１２Ｃ図〜第１７Ａ図、第１７Ｂ図、第１７Ｃ図の製
造工程と同様な工程により、バイポーラトランジスタと
、λｊ Ｉ Ｓ Ｆ Ｂ ’Ｉ’（ｓ）がそれぞれ形成
される。 上述したように、メモリセル領域内のＭ Ｉ Ｓ ＦＥ
Ｔ（ｓ）間の素子分離絶縁膜をＬＯＣＯ８法により形成
【また場合にも、バイポーラトランジスタ間の素子分離
とＭＩＳＦＥＴ（ｓ）間の素子分離を同一の工程により
行なうことが可能である。 さらに、メモリセル領域の素子分離は、バイポーラトラ
ンジスタ間の素子分離に用いるエツチング段差（突出領
域と、その周囲との段差）がないので、後の工程でメモ
リセル領域上に形成される配線の段切れを防止すること
が可能である。 〔実施例■〕 第１７Ａ図、第１７Ｂ図、第１７Ｃ図のそれぞれは、本
発明の実施例■における半導体集積回路装置の断面図で
あり、第１７Ａ図は第２図と同一部分の断面図、第１７
Ｂ図は第３図と同一部分の断面図、第１７Ｃ図は第４図
と同一部分の断面図である。 本実施例は、バイポーラトランジスタのベース電極１ｏ
とＰチャネルＭ １８ Ｆ Ｅ Ｔ ＭＰ、 、 ＭＰ
ｔ。 ＮチャネルＭＩＳＦＥＴ ＭＮ、、ＭＮｔ、ＭＮ３゜
ＭＮ４のそれぞれのゲート電極１０及び電位ＶＣＣを給
電する配線１０を例えばＣＶＤによる多結晶シリコン膜
１０Ａと、Ｗ、Ｍｏ、Ｔａ、Ｔｉ、Ｐｔ等の高融点金属
膜１０Ｂ又はそれら高融点金属のシリサイド膜１０Ｂと
の２層膜で構成したものである。また、バイポーラトラ
ンジスタのエミッタ領域７をゲート電極１０の側部に設
けた例えばＣＶＤによる酸化シリコン膜からなるサイド
ウオール１３で規定するとともに、ＮチャネルＭ Ｉ
８ ＦＥＴ ＭＮ、、ＭＮｔ、ＭＮ、、ＭＮ４のソー
ス、ドレイン領域の高濃度領域２５を前記ベース電極１
０の側部に設けたサイドウオール１３と同一工程で形成
したサイドウオール１３で規定したものである。 高融点金属膜又は高融点金属シリサイド膜１０Ｂの上に
は例えばＣＶＤＫよる酸化シリコン膜１４が形成しであ
る。多結晶シリコン膜１０Ａは、埋込み層ＰＨＬ及びＮ
ＢＬ上の全面に形成された後、例えばイオン打込例によ
って、埋込み層ＰＢＬ上の部分と、埋込み層ＮＢＬ上の
部分のうち電源電位Ｖｃｃを給電する配線１０の一部と
なる部分へはＮ型不純物を導入し、その他の部分へはＰ
型不純物を導入して低抵抗化を計る。 メモリセル領域のＮ＋半導体領域２６は多結晶シリコン
膜１０Ａ中のＮ型不純物例えばリン又はヒ素の拡散によ
って形成し、Ｐ＋半導体領域３０は多結晶シリコン膜１
０Ａ中のＰ型不純物（例えば（ホウ素ＣＢ））ｅ拡散す
ることによって形成している。また、バイポーラトラン
ジスタのＰ 半導体領域５は、多結晶シリコン膜１０中
のＰ型不純物（例えば（ホウ素田））を拡散することに
より形成している。 バイポーラトランジスタのエミッタ電極１２は、例えば
ＣＶＤによる第２層目の多結晶シリコン膜からなってい
る。エミッタ電極１２は、エミッタ領域７の上の部分が
開口されたベース電極１０の側面に設けたサイドウオー
ル１３、窒化シリコン膜９．酸化シリコン膜８で形造ら
れた接続孔１７全通してエミッタ領域７へ接続している
。サイドウオール１３の横方向、言換えｔは平面方向の
膜厚は、サイドウオール１３を形成するために埋込み層
ＮＢＬ 、ＰＢＬの上部に形成される酸化シリコン膜の
膜厚を調整することで制御できる〇一方１エミッタ領域
７は、エミッタ電極（多結晶シリコン膜）中のＮ型不純
物例えばリンを拡散することにより形成している。しか
し、レジスト膜からなるマスクを用いたイオン打込みに
よってエミッタ領域７を形成するようにしてもよい。 以上、説明したように、ＭＩＳＦＥＴのゲート電極１０
の側部に設けてソース、ドレイン領域の高濃度領域２５
を規定するサイドウオール１３と同層のサイドウオール
１３を、ベース電極１０のエミッタ電極１２を通す開口
の周囲に設けてエミッタ領域７を規定したことにより、
エミッタ領域７がベース電極１０に対［７てセルファラ
インで形成されるので、微細化、高集積化を計ることが
でき、また、バイポーラトランジスタのサイドウオール
１３とＡ４ Ｉ ８ Ｆ Ｅ Ｔのサイドウオール１３
が同一工程で形成されているので、製造工程の増加を抑
制できる。 なお、エミッタ電極１２と同層の多結晶シリコン膜をＰ
チャネルＭＩＳＦＥＴ ＭＰ、、ＭＰ。 のソース、ドレイン領域であるＰ＋半導体領域２９の上
及びＮチャネルＭＩｌ＋’ＥＴ ＭＮ、、ＭＮ。 ＭＮ３．ＭＮ４のソース、ドレイン領域の一部であるＮ
＋半導体領域２５の上に電極として設は、これにアルミ
ニウム配線１８を接続するようにして、セルファライン
で配線１８かＰ＋半導体領域２９、Ｎ＋半導体領域２５
に接続するようにしてもよい。ゲート絶縁膜２２ＯＮ＋
半導体領域２５の上の部分及びＰ＋半導体領域２９の上
の部分は、サイドウオール１３形成時に除去される。ま
た、前記Ｎ＋半導体領域２５上の多結晶シリコン膜から
なる電極とゲート電極１０の間は、酸化シリコン膜１４
とサイドウオール１３で絶縁している。 〔発明の実施例■〕 実施例■は、ベース電極１０と同層の導体層と熱酸化マ
スク３３全コレクタ引き出し領域４の周囲、ＭＩＳＦＥ
Ｔ領域の周囲にそれぞれ絶縁して設けることにより、基
板１の平担化を計９、またフィールド絶縁膜２の食込み
を少くし７て寸法変換量をなくＬ７たものである。 本実施例は、製造工程に従って説明する〇第１９Ａ図、
第１９Ｂ図乃至第２２Ａ図、第２２Ｂ図は、製造工８に
おける断面図であり、図番のアラビア数字が同じものは
同一工程における断面を表し、アルファベットＡは第２
図と同一部分の断面図、アルファベラ）Ｂは第３図と同
一部分の断面を表している。なお、第４図と同一部分に
おける製造工程における断面は図示［７ていない。 第１９ＡＩＪ、第１９Ｂ図に示すように、実施例■の第
８Ａ図、第８Ｂ図までの工程と同様に Ｎ＋埋込み層Ｎ
ＢＬ 、Ｐ＋埋込み層ＰＢＬ、Ｐ−ウェル２７．Ｎ−ウ
ェル３１ 、 酸化シリコン膜８窒化シリコン膜９．酸
化シリコン膜３２を形成した後、Ｐ−ウェル領域２７及
びＮ−ウェル領域３１ヲ所定のパターンにパターニング
する。 次に、第２０Ａ図、第２０Ｂ図に示すように、Ｎ＋埋込
み層ＮＢＬ及びＰ＋埋込み層ＰＢＬの上部全域に例えば
ＣＶＤによって窒化シリコン膜３３を形成する。 次に、第２１Ａ図、第２１Ｂ図に示すように、前記窒化
シリコン膜３３をＲＩＥでＰ−ウェル２７゜Ｎ−ウェル
３１の上面が露出するまでエツチングしてサイドウオー
ル３３を形成し、この後、Ｐ−ウェル２７．Ｎ−ウェル
３１の窒化シリコン膜９及びサイドウオール３３から露
出している表面を熱酸化して、フィールド絶縁膜２を形
成する。 フィールド絶縁膜２Ｖｉ、バイポーラトランジスタのコ
レクタ領域３．Ｐ＋半導体領域真性ベース領域６．エミ
ッタ領域７が形成される突出領域のみならず、コレクタ
引き出し領域を形成する突出領域、Ｍ１８１Ｉ’Ｅ’ｌ
’が形成される突出領域においても、それら突出領域の
側面のみに形成され、上面ＶＣＶｉ形成されない。この
ため、前記それぞれの突出領域へのフィールド絶縁膜２
の食込みがなく、寸法変換量すなわちフィールド絶縁膜
２を形成する以前と以後のそれぞれの突出領域の大きさ
の差がなくなっている。 次に、第２２Ａ図及び第２２Ｂ図に示すように、レジス
ト膜からなるマスクを用いたエツチングによって、それ
ぞれの突出領域のうちコレクタ領域３、Ｐ＋半導体領域
真性ベース領域６．エミッタ領域７が設けられる突出領
域のみサイドウオール３３を除去して、Ｎ−ウェル領域
３１の側面を露出させる。この後、Ｎ＋埋込み層ＮＢＬ
、Ｐ”埋込み層ＰＢＬの上部の全域に、例えばＣＶＤに
よって多結晶シリコン膜１０を形成する。この多結晶シ
リコン膜１０は、コレクタ領域３．Ｐ＋型半導体領域真
性ベース領域６．エミッタ領域７を形成する突出領域に
おいてはＮ−ウェル領域３１の側面に被着するが、コレ
クタ引き出し領域４が形成される突出領域、ＭＩＳＦＥ
Ｔを形成する突出領域ではサイドウオール３３で絶縁さ
れている。次に、例えばイオン打込みにより多結晶シリ
コン膜１０中へＰ型不純物例えばボロンを導入しアニー
ルして低抵抗化を計るとともに、この多結晶シリコン膜
１０が被着しているＮ−ウェル領域３１中へ前記Ｐ型不
純物を拡散してＰ＋半導体領域５を形成する。次に、多
結晶シリコン膜ｌＯの主に、突出領域の上部すなわち窒
化シリコン膜９の上の部分をレジスト膜からなるマスク
を用いたエツチングによって除去する。レジスト膜から
なるマスクは、エツチングの後に除去する。Ｐ＋半導体
領域５に接続している多結晶シリコン膜１０がベース電
極１０であシ、コレクタ引き出し領域４が設けられる突
出領域及びＭＩＳＦＥＴが設けられる突出領域の周囲に
設けられている多結晶シリコン膜１０から分離されてい
る。 それぞれの突出領域の間が多結晶シリコン膜ｌＯで埋込
まれるので、基板１上の平担化を計ることができる。次
に、多結晶シリコン膜１０及びベース電極１０の露出し
ている表面を熱酸化して酸化シリコン膜からなる絶縁膜
１１を形成する。次に、それぞれの突出領域の上面の窒
化シリコン膜９及び酸化シリコン膜８の絶縁膜１１から
露出している部分をエツチングすることにより、Ｐ−ウ
ェル領域２７ 、 Ｎ−’７エル領域３１の表面を露出
させる。 この後の工程は、実施例Ｉの第１５図、第１６Ａ図、第
１６Ｂ図、ｖｙ、１６ｃ図に示されている工程以後の工
程と同様である。 以上、説明したように、本実施例によれば、バイポーラ
トランジスタのコレクタ引き出し領域４が設けられる突
出領域（第２突出領域）及びＭＩＳＦＥＴが設けられる
突出領域（第３突出領域）の周囲のフィールド絶縁膜２
を、バイポーラトランジスタのコレクタ領域３．Ｐ＋型
半導体領域５゜真性ベース領域６．エミッタ領域７が設
けられ、る突出領域（第１突出領域）のフィールド絶縁
膜２と同様に、それらの上面に設けないようにしたこと
により、フィールド絶縁膜２０食込みがなくなるので、
寸法変換量をなくすことができる。 また、ベース電極１０と同層の多結晶シリコン膜（導体
層）１０をフィールド絶縁膜２上に残していることによ
り、前記それぞれの突出領域の間が埋込まれるので、基
板１上の平担化を計ることができる。 〔発明実施例■〕 第２３図は、バイポーラトランジスタの断面図、第２４
Ａ図は、ＳＲＡＭのメモリセルの第１層。 ｌ！！ｇ２層、第３層導電層のうち、第２層及び第３層
の導電層を取り除いて示した平面図、 第２４Ｂ図は、前記ＳＲＡＭの第１層４’ｌｆ層を取り
除いて示した平面図。 第２５図は、第２４図の１−１切断線における断面図で
ある。第２５図は、第１Ｍ、第２層、笛３層までの全て
の導電層を示している。着た、第２４Ａ図、第２４Ｂ図
は、素子の構成を分り易くするため、フィールド絶縁膜
２及び層間絶縁膜を図示１７ていない。 実施例■のＳＲＡＭのメモリセルは、２個の高抵抗Ｒと
、４個のＮチャネルＭＩＳＦＥＴ ＭＮ、。 ＭＮ、、ＭＮ、、へｌへ、とで構成したものである。 バイポーラトランジスタのベース電極１０．Ｎチャネル
ｈｉＩ８ＦＥ ＭＮ、、ＭＮ、、ＭＮ。 ＭＮ、のゲート電極１０及び基板１に接地電位Ｖｓｓｆ
：給電するための配線１０のそれぞれは、例えばＣＶＤ
による第１層目の多結晶シリコン膜！ＯＡと、この上に
積層し、た高融点金属膜又は高融点金属シリサイド膜１
０Ｂとで構成しである。 ベース電極１０の多結晶シリコン膜１０ＡはＰ型不純物
例えばボロンが導入され、ＭＩＳＦＥＴＭＮ、、ＭＮ、
、ＭＮ３ 、ＭＮ４ のゲート電極１゜及び配線１０の
多結晶シリコン膜１０ＡＨＮ型不純物例えばリン又はヒ
素が導入されている。配線１０には、例えばＣＶＤ等に
２って形成した酸化シリコン膜からなる絶縁膜１４と酸
化シリコン膜からなる絶縁膜３４さらにこの上に例えば
ＣＶＤによって下から、酸化シリコン膜、塗布ガラス膜
。 ＰＳＧ膜を積層して構成した絶縁膜１５を選択的に除去
して形成した接続孔１６を通して、第１層目のアルミニ
ウム膜からなる配線１８が接続し、この配線１８によっ
て接地電位Ｖｓｓが給電されている。配線１８は、また
、ＭＩＳＦＥＴ ＭＮ４のソース領域の一部であるＮ
＋半導体領域２５０表面に接続孔１６全通（−で接続し
ている。負荷抵抗几と導電層３５は、例えばＣＶＤによ
る第２層目の多結晶シリコ−・膜からなや、導電層３５
には例えばイオン打込みによってＮ型不純物例えばリン
又はヒ素が導入され低抵抗化がなされている。 ゲート電極１０及び配線１０と、導１ｊ１層３５及び負
荷抵抗孔の間は、例えばＣＶＤによる酸化シリコン膜か
らなる絶縁膜３４が絶縁している。導電Ｎ１３５は、絶
縁膜３４と絶縁膜１４あるいはゲート絶縁膜２２を除去
してなる接続孔３６を通してゲート電極１０の上面又は
Ｎ＋半導体領域２６に接続している。データ線り、ＤＨ
ｌ例えばスパッタによる第１層目のアルミニウム膜から
なり、ＭＩＳＦＥＴ ＭＮ、、ｋｉＮ、の一方のＮ＋
半導体領域２５に接続孔１６全通して接続している。 ＮチャネルＭＩＳＦＥＴ ＭＮ、、ＭＮ、、ＭＮ、。 ＭＮ４のそれぞれは、Ｎ＋埋込み層ＮＢＬの表面から突
出したＮ−ウェル領域３１に構成され、またＮチャネル
ＭＩＳＦＥＴ ＭＮ、、ＭＮ、、ＭＮ、。 ＭＮ４の間はフィールド絶縁膜２とＰ＋埋込み層ＰＢＬ
とで分離されている。 以上のように、本発明は、高抵抗負荷を用いて構成した
メモリセルであっても実施例Ｉと同様の効果を得ること
ができる。 〔発明の実施例Ｖ〕 第２６図は、ＳＲＡＭの周辺回路全構成するＳＥｐ’ｐ
（ｓｅｌｅｃｔｉｖｅ ｅｔｃｈｉｎｇ ｏｆ
ｐｏｉｙ−ｓｉｌｉｃｏｎ ｔｅｃｈｎｏｌｏｇｙ）
テ形成したバイポーラトランジスタの断面図、 第２７図は、第２６図のバイポーラトランジスタと同一
基板１に形成したＳＲＡＭのメモリセルの第３図と同一
部分の断面図である。 第２６図及び第２７図において、バイポーラトランジス
タのコレクタ領域３．Ｐ＋半導体頚域５゜真性ベース領
域６．エミッタ領域７を形成している領域、コレクタ引
き出し領域４を形成しでいる領域、 Ｍ １８ Ｆ Ｅ
’ｒを形成しているＮ−ウェル領域３１のそれぞれは
、Ｎ＋埋込み層ＮＢＬ、Ｐ＋埋込み層ＰＢＬの表面すな
わち基板１の表面から突出して設けられている。フィー
ルド絶縁膜２は、単結晶シリコンエピタキシャル層を熱
酸化して形成した酸化シリコン膜からなっている。ベー
ス電極１０．ゲート電極１０．ワードＷＬ、ｉ位ＶＣＣ
を給電する配線１０（第１図の右図の配線１２に相当）
は、例えばＣＶＤによる同層の多結晶シリコン膜からな
っている。また、ベース電極１０゜ゲート電極１０．ワ
ード線ＷＬ、配線１０の周囲には例えばＣＶＤによる酸
化シリコン膜からなるサイドウオール１３が形成しであ
る。１４は多結晶シリコン膜の熱酸化による酸化シリコ
ン膜からなる絶縁膜である。 このように、本発明は、５ＥＰＴトランジスタにおいて
も、実施例Ｉと同様の効果を得ることができる。 以上、本発明を実施例にもとづき具体的に説明したが、
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。 〔発明の効果〕 本順によって開示された発明のうち代表的なものによっ
て得られる効果を簡単に記載すれば、次のとおりである
。 バイポーラトランジスタのベース領域及ヒエミッタ領域
を構成する第１領域、コレクタの引き出し領域を構成す
る第２領域及びＭＩＳＦＥＴを構成する第３領域のそれ
ぞれを基板の表面に突出させたことＫより、ＭＩＳＦＥ
Ｔ間、ＭＩＳＦＥＴとバイポーラトランジスタの間ｅバ
イポーラトランジスタ間の素子分離と同一ネ１考造で分
離することができるので、素子分離の答易な半導体集積
回路装置を得ることができる。 また、基板のベース領域及びエミッタ領域が設けられる
第１領域、コレクタ領域の引き出し領域が設けられる第
２領域、ＭＩＳＦＥＴが設けられる第３領域のそれぞれ
の上に第１マスクを形成し、前記第１．第２及び第３領
域のそれぞれの周囲をエツチングして前記第１．第２及
び第３領域を突出させ、前記突出した第１慴域の側面に
第２マスクを形成し、前記基板の第１及び第２マスクか
ら露出している部分を酸化して素子分離絶縁膜を形成す
ることにより、ＭＩＳＦＥＴ間及びＭ Ｉ Ｓ ＦＥＴ
とバイポーラトランジスタ間の素子分ｍにバイポーラト
ランジスタ間の素子分離技術を用いているので、バイポ
ーラトランジスタ間の素子分離。 バイポーラトランジスタとＭＩＳＦＥＴ間の素子分離、
ＭＩＳ）’ＥＴ間の素子分離を同一工程で行うことがで
きる。 また、ＭＩＳＦＥＴのゲート電極の側部に設けられソー
ス、ドレイン領域の一部の領域を規定するサイドウオー
ルと同層のサイドウオールを、ベース電極のエミッタ電
極を通す開口の周囲に設けてエミッタ領域を規定したこ
とにより、エミッタ領域がベース電極に対してセルファ
ラインで形成されるので、微細化、高集積化を計ること
ができ、またバイポーラトランジスタのサイドウオール
とＭＩＳＦＥＴのサイドウオールが同一工程で形成され
るので、製造工程の増加を抑制することができる。 また、コレクタ引き出し領域が設けられる第２突出領域
及びＭ １８ Ｂ’ Ｅ Ｔが構成されるｉ３突出領域
の周囲のフィールド絶縁膜を、ベース領域及びエミッタ
領域が設けられる第１突出領域の周囲のフィールド絶縁
膜と同様に、前記第２突出領域及び第３突出領域の側面
のみに設け上面に設けないことにより、フィールド絶縁
膜が前記それぞれの突出領域の素子領域に食込まないの
で、寸法変換量をなくすことができる。
エミッタ領域７に接続されている。 エミッタ電極１２の側面には、１２の側面８７０゜膜か
らなるサイドウオール１３が形成されている。 前記サイドウオール１３は、後述するＭ Ｉ ８ Ｆ
ＥＴのゲート電極の側壁に設けらｈたサイドウオールと
同一工程により形成されたものである。基板１上の全面
を例えば酸化シリコン膜の上にリンシリケートガラス（
ＰＳＧ）膜を積層して構成した絶縁膜１５が覆っている
。ベース電極１０、エミッタ電極１２、Ｎ＋引き出し領
域４には、接続孔１６を通して第１層目のアルミニウム
膜からなる配線１８Ｂ、１８Ｅ、１８Ｃ，が接続してい
る。 絶縁膜１５の上に例えば、酸化シリコン膜の上に塗布ガ
ラス（５ＯＧ）膜を積層し、さらにＰＳＧ膜を積層して
構成した絶縁膜１９が設けられている。前記絶縁膜１９
の所定部を除去してなる接続孔２０（第１図を参照）を
通して第２層目のアルミニウム膜からなる配線２１が配
線１８Ｂ、１８Ｅ。 １８Ｃのそれぞれに接続している。 次に、第１図の右図、第３図及び第４図に示すメモリセ
ルの構成を説明する。 本実施例のメモリセルは、相補型Ｍ Ｉ Ｓ Ｆ Ｅ
ＴすなわちＰチャネルＭ Ｉ Ｓ Ｆ Ｅ ’ｌ”とＮ
チャネルＭＩＳＦＥＴで構成されている。その等価回路
を第１８図に示す。 第１図、第３図、第４図において、点Ｐ、、Ｐ、。 Ｐ、 、 Ｐ４を結ぶ領域内が１つのメモリセル領域で
ある。メモリセルを構成するＰチャネルＭＩＳＦＥＴ
ＮｉＰ、、ＭＰ、、Ｎチャ洋ルＭＩＳＦＥＴ ＭＮ
、、ＭＮ、、ＭＮ、、ＭＮ４のそれぞれ全一点鎖線で囲
んで示している。 ＮチャネルＭＩＳＦＥＴ ＭＮ、、ＭＮ、、ＭＮ３゜
ＭＮ、のそれぞれは、Ｐ＋型埋込み層ＰＢＬの上に設け
られたＰ−ウェル領域２７の主面に構成されている。一
方、ＰチャネルＭＩＳＢ’ＥＴ ＭＰ、。 ＭＰ、はＮ 型即込み層ＮＢＬの上に設けられたＮ−ウ
ェル領域３１の主面に構成されている。前記Ｎチャネル
ＭＩＳＦＥＴ ＭＮ、、ＭＮ、、ＭＮ、。 ＭＮ４のそれぞれは、ウェル領域２７の表面を熱酸化す
ることにより形成された酸化シリコン１１Ｑからなるゲ
ート絶縁膜２２、多結晶シリコン膜１２Ａの上に’ｖＶ
、Ｍｏ、Ｔａ、Ｔ１．Ｐｔ等の闘融点金属膜１２Ｂ又は
前記高融点金楕のシリサイド膜１２Ｂを積層（７て構成
されたゲート電極１２、ソース、ドレイン領域を構成す
るＮ−型半導体領域２４及びＮ＋＋半導体領域２５とで
９Ｍ成されている。ゲート電極１２は、バイポーラトラ
ンジスタのエミッタ？Ｉ電極１２と同層である。ゲート
電極１２とＮ＋＋半導体領域２５の距離は、酸化シリコ
ン膜からなるサイドウオール１３で規定している。Ｎチ
ャネルＭＩ ８ＦＢ’ｌｌ’ ＭＮ、、ＭＮ、、ＭＮ、
、 ＭＮ４のゲート電極１２の多結晶シリコン膜１２Ａ
はＮ型不純物（例えばリン又はヒ素）が導入されてＮ型
となっている。ＮチャネルＭＩＳＦＥＴ ＭＮ。 とＭＮ、のゲート電極１２（グツイールド絶縁膜２上を
延在するワード線ＷＬと一体に形成されている。Ｍ Ｉ
Ｓ Ｉ；’ ＥＴ ＭＮ、 （７）近傍ＫＨ１Ｎ＋
型半導体領域２６が設けられ、前記Ｎ＋型＃導体領域２
５と電気的に接続されている。前記Ｎ＋＋導体領域２６
は、フィールド絶縁膜２上に延在されたＭＩＳＦＥＴ
ＭＮ４のゲート■Ｗ極１２の多結晶シリコン膜１２Ａ
中のＮ型不純物を、ウェル領域２７中に拡散することに
よって形成される。前記Ｎ＋＋半導体領域２６上には、
開口２３となっており、これを通［７てゲート電極１２
が前記Ｎ＋＋半導体領域２６に電気的て接続されている
。ゲート電極１２の上は酸化シリコンｔＱからなる絶縁
膜１４で覆れている。 ＮチャネルＭＩＳＦＥＴ ＭＮ、、ＭＮ２．ＭＮ３゜
ＭＮ４のそれぞれが設けられているＰ−ウェル領域２７
は、バイポーラトランジスタのコレクタ領域３、Ｐ＋型
半導体領域５、真性ベース領域６、エミッタ領域７、コ
レクタ引き出し領域４と同様に、Ｐ 型坤込み層Ｐ Ｂ
Ｌの表面（基板ｌの表面）上に突出している。 Ｐチャ；トルＭＩＳＦＥＴ ＭＰ、、ＭＰ、は、Ｎ＋
型型埋界層ＮＢＬの表面すなわち基板１の表面上に設け
られたＮ−ウェル領域３】の主面上に構成され、前記Ｎ
−ウェル領域３１の表面を熱酸化することにより形成さ
れた酸化シリコン膜からなるゲート絶縁膜２２、多結晶
シリコン膜１２Ａの上に高融点金属膜又は高融点金属シ
リサイド膜１２Ｂを積層して構成したゲート電極１２、
ソース、ドレイン領域を構成するＰ＋型半導体領域２９
とで構成されている。ＰチャネルＭＩＳＦＥＴＭＰ、、
ＭＰ、のゲート電極１２を構成している多結晶シリコン
膜１２Ａは、Ｐ型不純物例えばホウ素（Ｂ）を導入する
ことによりＰ型化されている。 ＰチャネルＭＩＳＦＥＴ ＭＰ、の近傍では開口２３
が形成され、この間口２３を通して、ＮチャネルＭＩＳ
ＦＥＴ ＭＮ、から延在してきたゲート電極１２がウ
ェル領域３１に接続している。このウェル領域３１０表
面のゲート電極１２が接続している部分には、多結晶シ
リコン膜１２Ａ中のＰ型不純物例えばボロンが拡散され
てＰ 型半導体領域３０’を形成している。 ＰチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔを構成しているＮ−
ウェル領域３１は、前記ＮチャネルＭＩＳＦＥＴＭＮ、
、ＭＮ、、ＭＮ、、ＭＮ、が構成されているＰ−ウェル
領域２７と同様に、Ｎ＋型型埋界層ＮＢＬの上（基板１
の上）に突出している。 第１図に示すように、メモリセル領域におけるＮ＋埋込
み層ＮＢＬ及びＰ＋埋込みｆ＠ Ｐ Ｂ Ｌは、ワード
線ＷＬが延在する方向（換言すればデータ線り、Ｄが延
在している方向）と交差する方向に延在している。また
、Ｎ＋埋込み層ＮＢＬとＰ＋埋込み１ＰＢＬは、データ
線り、Ｄが延在している方向に交互に配置されている。 ＮチャネｋＭ１ＳＦＥＴ ＭＮ、 とＭＮ、が同一
のＰ−ウェル領域２７に構成され、ＮチャネルＭＩＳＦ
ＥＴＭＮ２とＭＮ、が同一のＰ−ウェル領域２７に構成
されている。一方、ＰチャネルＭＩＳＦＥＴ ＭＰ。 とＭＰ、は、それぞれ異るＮ−ウェル領域３１に構成さ
れている。これら４つのウェル領域２７゜３１の間は、
フィールド絶縁膜２とＮ 型埋込み層ＮＢＬ、Ｐ＋型埋
込み層ＰＢＬによって素子分離がなされている。すなわ
ち、ＭＩＳＦＥＴ間の素子分離が、バイポーラトランジ
スタ間の素子分離と同様になされている。それぞれＮ−
ウェル領域３１には、ワード線ＷＬ、ゲート電極１２、
エミッタ電極１２と同層の配線１２が開口２３を通して
接続し、この配ｌ／ｓ１２に、よって電源電位ＶＣＣ（
例えば５Ｖ）を印加している。すなわち、メモリセル内
で電源電位ＶＣＣを印加している。配線１２の多結晶シ
リコン膜１２Ａは、Ｎ型不純物例えばリン又はヒ素を導
入することによりＮ型化されている。ウェル領域３１の
表面の配線１２が接続している部分には、多結晶シリコ
ン膜１２人中のＮ型不純物を拡散することによりＮ＋型
半導体領域２６が形成されている。Ｐ−ウェル領域２７
へは、メモリセルを４セル、８セルあるいは１６セル等
の所定セル数ととに１データ線り、Ｄと同方向に延在さ
せた第２層目のアルミニウム配線（図示せず）からＰ＋
埋込み層ＰＢＬへ回路の接地電位■ｓｓ（例えばＯｖ）
を印加するようにしている。この接地電位ＶＳＳを印加
する第２層目の配線は、メモリセルとメモリセルの間で
接続するようＫしている。Ｐ＋埋込み層ＰＢＬの前記接
地電位ＶＳＳ配線が接続される部分では、他のＰ−ウエ
ル領域２７から分離されたウェル領域２７を設は、接地
電位ＶＳＳはこのＰ−ウェル領域２７を通［７てＰ＋埋
込み層ＰＢＬへ給電され、さらにＰチャネルＭＩＳＩ”
ＥＴ ＭＰ、、ＭＰ、が構成されているＰ−ウェル領
域２７へ給電される。接地電位Ｖｓｓを給電するアルミ
ニウム配線が接続されるＰ−ウェル領域２７の表面には
、ＰチャネルＭＩＳＦＥＴ ＭＰ、、ＭＰ、のソース
、ドレイン領域Ｐ＋型半導体領域２９）と同一工程で戸
型半導体領域を形成］７ている。 １８は第１層目のアルミニウム配線であり、接続孔１６
を通（７てゲート電極１２の上面又はソース、ドレイン
領域であるＮ＋型半導体領域２５の上面あるいはＰ＋型
半導体領域２９の上面に接続している。データ線り、Ｄ
は第２層目のアルミニウム膜からなり、ＮチャネルＭＩ
ＳＦＥＴ ＭＮ。 及びＭＮ、の一方のＮ＋半導体領域２５上に設けられて
いるそれぞれの配線１８に、絶縁膜１９ｆ：除去（７て
なる接続孔２０を通して接続している。 ＮチャネルＭＩＳ）’ＥＴ ＭＮ３及びＭＮ４のソー
ス領域の一部を構成しているそれぞれのＮ＋型半導体領
域２５には、第２層目のアルミニウム膜からなる接地電
位ＶＳＳ配線２８が、接続孔２０゜アルミニウム配線１
８、接続孔１６を通して接続している。 以上、説明（７たように、本実施例のバイポーラトラン
ジスタ及びＭＩＳＦＥＴによれば、ＮチャネルＭＩＳＦ
ＥＴ ＭＮ、、ＭＮ、、ＭＮ３．ＭＮ。 が構成されるＮ−ウェル領域３１及びＰチャネルＭＩＳ
Ｆ’ＥＴ ＭＰ、、ＭＰ、が構成されるＰ−ウェル領
域２７を、バイポーラトランジスタのコレクタ領域３、
真性ベース領域６、Ｐ＋型半導体値域５、エミッタ領域
７が構成されている突出領域あるいはコレクタ引き出し
領域４を構成している突出領域と同様の構造にしたこと
Ｋより、ＭＩＳＦＥＴ間の素子分離をバイポーラトラン
ジスタ間の素子分離と同様に、フィールド絶縁膜２及び
Ｎ＋埋込み層ＮＢＬとＰ＋埋込み層ＰＢＬの間のＰＮ接
合によ・りて行うことができる。 次に製造方法を説明する。 第５Ａ図、第５Ｂ図、第５Ｃ図乃至第１６Ａ図、第１６
Ｂ図、第１６Ｃ図は、製造工程における平面図又は断面
図である。なお、第５Ａ図、第５Ｂ図、第５０図などの
ように、図番がアラビア数字とアルファベットからなり
、そのアラビア数字が同一の断面図又は同一工程におけ
る断面図であり、アルファベットのＡは第２図と同一部
分の断面、Ｂは第３図と同一部分の断面、Ｃは第４図と
同一部分の断面をそれぞれ表している。 第５Ａ図、第５Ｂ図、第５Ｃ図に示すように、Ｐ−型単
結晶シリコン基板１の表面に、例えばイオン打込みによ
ってＮ型不純物（例えばアンチモン又はリン）を導入す
ることによりＮ 埋込み層ＮＢＬを形成し、またＰ型不
純物（例えば（ホウ素（Ｂ））を導入することによりＰ
＋埋込み層ＰＢＬを形成する。この後、エピタキシャル
層Ｅｐｉを成長させる。 次に、第６ＡＩ２．第６Ｂ図、第６Ｃ図に示すように、
前記エピタキシャル層ＥｐＩに例えばレジスト膜からな
るマスクを用いた例ズはイオン打込みによってＮ型不純
物（例えばアンチモン又はリン）を導入（、てＮ−ウェ
ル領域３１を形成し、またＰ型不紳物（例えばホウ素の
））を導入してＰ−ウェル領域２７を形成する。 次に、第７図、第８Ａ図、第８Ｂ図、第８Ｃ図に示すよ
うに、ウェル領域２７．３１の全表面を熱酸化して酸化
シリコン膜８を形成し、この上に例えばＣＶＤによって
窒化シリコン膜９．酸化シシリコン膜３２を順次形成す
る。そして、例えば、それら酸化シリコン膜３２．窒化
シリコン膜９゜酸化シリコン膜８をレジスト膜からなる
マスク（図示せず）を用いた反応性イオンエツチング（
ＲＩＥ）Ｋよって所定のパターンすなわちバイポーラト
ランジスタのコレクタ領域３．Ｐ＋半導体領域真性ベー
ス領域６．エミッタ領域７のそれぞれが設けられる突出
領域（第１領域）、コレクタ引き出し領域４が設けられ
る突出領域（第２領域）、ＮチャネルＭｌ ８ＦＥＴ
ＭＮ、、ＭＮ、。 ＭＮ３．ＭＮ、、ＰチャネルＭＩＳＦＥＴ ＭＰ、。 ＭＰ、を構成する突出領域（第３領域）のバターを残し
てエツチングする。また、ＲＩＥではなく、ウェットエ
ツチングにより突出部を形成することも可能である。こ
のエツチングの後、レジストＨからなるマスクを除去す
る。次に、Ｐ−ウェル領域２７又はＮ−ウェル領域３１
の表面の酸化シリコン膜３２．８．９化シリコン膜９の
それぞれから露出する部分を所定の深さまでＲＩＥでエ
ツチングすることにより、それら酸化シリコン膜３２゜
窒化シリコン膜９．酸化シリコン膜８が覆っている部分
を突出させる。ζこで、前記所定の深さとは、後に、フ
ィールド絶縁膜２を形成した時にそのフィールド絶縁膜
２の底が埋込み層ＮＢＬ、ＰＢＬＫ達するような深さで
ある。 次に、第９Ａ図、第９Ｂ図、第９Ｃ図に示すように、ウ
ェル領域２７．３１上の全面を覆うように、例えばＣＶ
Ｄによって窒化シリコン膜３３を形成し、これをウェル
領域２７．３１の上面が露出するまでＲＩＥでエツチン
グして窒化シリコン膜３３からなるサイドウオール（以
下、単に、サイドウオール３３という）を突出している
ウェル領域２７，３１．酸化シリコン膜８．窒化シリコ
ン膜９．酸化シリコン膜３２の側面に形成する。 次に、第１０図、第１１Ａ図、第１１Ｂ図、第１１Ｃ図
に示すように、バイポーラトランジスタのコレクタ領域
３．Ｐ＋半導体領域真性ベース領域６．エミッタ領域７
が形成される突出領域をレジスト膜からなるマスクで覆
った後、このマスクから露出するサイドウオール３３を
除去する。 このレジスト膜からなるマスクは、サイドウオール３３
を選択的に除去し念後、除去する。次に、Ｐ−ウェル領
域２７の酸化シリコン膜３２．窒化シリコン膜９．酸化
シリコン［８のそれぞれから露出している表面及びＮ−
ウェル領域３１のサイドウオール３３、酸化シリコン膜
３２．窒化シリコン膜９．酸化シリコン膜８のそれぞれ
から露出している表面全熱酸化して酸化シリコン膜から
なるフィールド絶縁膜２を形成する。フィールド絶縁膜
２の底面が埋込み１５ＮＢＬ、ＰＢＬまで達するので、
Ｐ−ウェル領域２７．Ｎ−ウェル領域３１は、上面が酸
化シリコン膜３２．窒化シリコン膜９、酸化シリコン膜
８で覆れている突出部分のみ残る。 ここで、ＮチャネルＭＩＳＦＥＴ ＭＮ、、ＭＮ、。 ＭＮ、、ＭＮ、、ＰチャネルＭＩＳＦＥＴ ＭＰ、。 Ｍ Ｐ 、のフィールド絶縁膜２の形状は、バイポーラ
トランジスタの引き出し領域４が形成される突出領域の
フィールド絶Ｒ膜２と同じようζ（なる。 このように、ＭＩ Ｓ Ｆ Ｅ Ｔの間及びＭ Ｉ Ｓ
ＦＥ Ｔとバイポーラトランジスタの間の素子分離が
、バイポーラトランジスタ間の素子分離と同一工程で行
われている。なお、第１０図の２人は、フィールド絶縁
膜２のバーズビークの部分を示している。 フィールド絶縁膜２を形成した後、サイドウオール３３
を露出するパターンのレジスト膜からなるマスクを埋込
み層ＮＢＬ 、ＰＢＬ上に形成［７た後、サイドウオー
ル３３をエツチングによって除去する。このエツチング
時に前記レジスト膜からなるマスクから露出している窒
化シ１ルユン膜・９すなわちコレクタ領域３．Ｐ＋半導
体領域真性ベース領域６．エミッタ領域７を形成する突
出領域上の窒化シリコン膜９の側面がエツチングされて
後退する。サイドウオール３３を除去した後、そのエツ
チングに用いたレジスト膜からマスクを除去する。 次に１第１２Ａ図、第１２Ｂ図、第１２Ｃ図に示すよう
に、まず酸化シリコン膜３２を除去する。 次に、コレクタ領域３．Ｐ＋型半導体領域真性ベース領
域６．エミッタ領域７が形成される突出領域を露出する
パターンのレジスト膜からなるマスクを用い、このマス
クから露出する酸化シリコン膜８の側面をエツチングし
て後退させる。この後、レジスト膜からなるマスクを除
去する。次に、埋込み層ＮＢＬ 、ＰＢＬ上の全面忙例
えばＣＶＤ法によって多結晶シリコン膜１０を形成する
。 次に、例えばイオン打込みによって多結晶シリコン膜１
０にＰ型不純物例えばホウ素（Ｂ）を導入し、アニール
する。このとき、前記Ｎ−ウェル領域３１の多結晶シリ
コン膜１０が被着している側面にその多結晶シリコン膜
１０中のＰ型不純物を導入してＰ＋半導体領域５を形成
する。 次に、第１３図、第１４Ａ図、第１４Ｂ図、第１４Ｃ図
に示すように、レジスト膜からなるマスクを用いたエツ
チングによって多結晶シリコン膜１０をパターニングし
てベース電極１０を形成する。次に、ベース電極１０の
露出している表面を熱酸化して酸化シリコン膜からなる
絶縁膜１１を形成する。窒化シリコン膜９が熱酸化のマ
スクとなっている。 次に、第１５図、第１６Ａ図、第１６Ｂ図、第１６Ｃ図
に示すように、露出している窒化シリコン膜９をエツチ
ングし、さらに酸化シリコン膜８をエツチングする。Ｐ
−ウェル領域２７及びＮ−ウェル領域３１の露出してい
る上面を熱酸化して酸化シリコン膜からなるゲート絶縁
膜２２を形成する。次に、レジスト膜からなるマスクを
用いたイオン打込みによって２丁真性ベース領域６．Ｎ
＋エミッタ領域７．Ｎ＋引き出し領域４を順次形成する
。次に、レジスト膜からなるマスクを用いたエツチング
によって、エミッタ領域７上のゲート絶縁膜２２、開口
２３となる部分のゲート絶縁膜２２をそれぞれ除去する
。エツチングの後にレジスト膜からなるマスクを除去す
る。次に１例えばＣＶＤによって埋込み層１’ＢＬ、Ｎ
ＢＬ上の全面に多結晶シリコン膜１２Ａを形成する。こ
の多結晶シリコン膜１２Ａは、Ｐ＋埋込み層ＰＢＬ上の
部分と、Ｎ＋埋込み層ＮＢＬＤ上の電位ＶＣＣを給電す
る配線１２の一部となる部分へ例えばイオン打込みによ
ってＮ型不純物例えばリン又はヒ素を導入し、その他の
部分へＰ型不純物を導入して低抵抗化を計る。前記多結
晶シリコン膜１２Ａ中に導入された不純物の活性化のた
めのアニール時に、開口２３を通して多結晶シリコン膜
１２Ａ中のＮ型不純物又はＰ型不純物が拡散されてＮ＋
半導体領域２６及びＰ＋半導体領域３０が形成される。 なお、このとき同時に、Ｎ＋エミッタ領域７を形成する
ようにしてもよい。あるいは、Ｎ＋半導体領域２６．Ｐ
＋半導体領域３０は開口２３を形成する以前に、レジス
ト膜からなるマスクを用いたイオン打込みで形成するよ
うにし、Ｎ エミッタ領域７を多結晶シリコン膜１２Ａ
からの拡散で形成するようにしてもよい。多結晶シリコ
ン膜１２Ａのさらにその上にＣＶＤやスパッタによって
Ｗ 、 Ｍ ｏ 、 Ｔ ａ 、、 ’ｆ ｉ 、 ｐ
を等の高融点金属膜を形成し、この後アニールするこ
とによりシリサイド化して高融点金属シリサイド膜１２
Ｂを形成する。さらに高融点金属シリサイド膜１２Ｂの
上に例えばＣＶＤによって酸化シリコン膜１４を形成す
る。次に、レジスト膜からなるマスクを用いたエツチン
グにより、酸化シリコンＩ漠１４ 、 ａＦｉｌ’Ｊ点
金属シリサイド膜１２Ｂ、多結晶シリコン膜１２Ａ ｅ
１１１次エツチングしてエミッタ電極１２．ゲート電
極１２．ワード線ＷＬ、電源電位Ｖｃｅを給電する配線
１２をそれぞれ形成する。次に、レジスト膜からなるマ
スクを用いたイオン打込みによってＮ型不純物例えばリ
ンを導入してＮ−半導体領域２４を形成する。 Ｎ−半導体領域２４を形成した後、第１図乃至第４図に
示した例乏ばＣＶＤによる酸化シリコン膜からなるサイ
ドウオール１３、ＮチャネルＮｉ ｌ５ＰＥＴ ＭＮ
、、 ＭＮ、、 へ１Ｎ３．八・ＩＮ、のソース、
ドレイン領域の一部であるＮ＋半導体領域２５、Ｐチャ
ネルＭＩＳＦＥＴ ＭＰ、、ＭＰ２のソース、ドレイ
ン領域であるＰ半導体領域２９、例えばＣＶＤＫよる酸
化シリコン膜とＰＳＧｔｌｑとからなる絶縁膜１接続孔
１６、例えばスパッタによる第１層目のアルミニウム膜
からなる配線１８．１８Ｂ、１８ｃ、１８Ｂ、例えばＣ
ＶＤによる酸化シリコン膜、塗布ガラス膜、ＰＳＧ膜を
積層してなる絶縁膜１９．、接続孔２０、例えばスパッ
タによる第２層目のアルミニウム膜からなる配線２１．
２８、データ線り、Ｄをそれぞれ形成する。 以上、説明したように、基板１のコレクタ領域３、Ｐ＋
半導体領域（グラフトベース領域）５゜真性ベース領域
６．エミッタ領域７が設けられる第１領域、コレクタ引
き出し領域４が設けられる第２領域、ＭＩＳＦＥＴが設
けられる第３領域のそれぞれの上に窒化シリコン３１！
９（第１マスク）を形成シフ、前記第１．第２及び第３
領域のそれぞれの周囲全エツチングして前記第１．第２
及び第３領域を突出させ、前記突出したｍｌ領域の側面
に窒化シリコン膜３３（第２マスク）を形成し２、基板
１の第１及び第２マスクから露出（７ている表面を酸化
してフィールド絶縁膜２を形成することニｊｌｌ）、Ｍ
Ｉ ５ＰＥＴｆｊｌびＭＩ Ｓ）’ＥＴとバ（ポーラト
ランジスタ間の素子分離にバイポーラトランジスタ間の
素子分離技術を用いているので、バイポーラトランジス
タ間の素子分離、〜ｌｌ５ＦＥＴ間の素子分離及びバイ
ポーラトランジスタとＭＩ Ｓ Ｆ Ｅ Ｔ間の素子分
離を向−工程で行うことができる。 また、第１図に示す、点Ｐ、 、 Ｐ、 、 Ｐ、 、
Ｐ。 を結ぶ領域（メモリール領域）内の素子分離絶縁膜２の
みを、Ｌｏｃａｌ Ｑｘｉｄａｔｉｏｎ ｏｆ８ｉ
１ｉｃｏｎ（以下ＬＯＧＯ８と言う）法により形成（７
てもよい。以下、その梨造方法を説明する。 第２８Ａ図、第２９Ａ図、第３０Ａ図は、バイポーラト
ランジスタ形成領域の素子分離工程を示す断面図であり
、第２８Ｂ図、第２９Ｂ図、第３０Ｂ図及び第２８Ｃ図
、第２９Ｃ図、第３０Ｃ図は、メモリセル形成領域の素
子分離工程を示す断面図である。 第２８Ａ図、第２８Ｂ図、第２８Ｃ図に示すように、酸
化シリコン膜３２を形成した後に、バイポーラトランジ
スタ形成領域（前記第１領域、及び第２領域）の一部上
及びメモリセル領域の全面上に、７オトレジストからな
るマスク（図示せず）を形成し、前記マスクから露出す
るウェル領域２７．３１を例えば、異方性エツチングす
る。 上記異方性エツチングにより、バイポーラトランジスタ
のコレクタ領域３．Ｐ＋半導体領域５゜真性ベース領域
６．エミッタ領域７のそれぞれが設けられる突出領域（
第１領域）、コレクタ引き出し領域４が設けられる突出
領域（第２領域）、及びメモリセル領域（第３領域）が
形成される。 前記異方性エツチングの後に、フォトレジストからなる
マスクを除去する。その後、第２９ノλ図。 第２９Ｂ図、第２９Ｃ図に示すように、前記メモリセル
領域（第３領域）内の素子分離領域が形成されるべき領
域上の酸化シリコン膜３２．窒化シリコン膜９．酸化シ
リコン１ｉａ８のみを、選択的なエツチングにより除去
する。その後、ウェル領域２７．３１上の全面を覆うよ
うに、例えばＣＶ Ｉ）法によって、窒化シリコン膜３
３を形成し、前記窒化シリコン１Ｊｕ３３をウェル領域
２７，３１の上面が露出するまでＲＩＥでエツチング（
７て、窒化シリコン膜３３からなるサイドウオール全突
出しているウェル領域２７，３１、酸化シリコン、模８
゜窒化シリコン膜９．酸化シリコン膜３２の側面に形成
する。 その後、第３０Ａ図、第ａｏ１３図、第３０Ｃ図に示ス
ように、バイポーラトランジスタのコレクタ領域３．Ｐ
＋半導体領域真性ベース領域６゜エミッタ領域７が形成
される突出領域のみをレジスト膜からなるマスクで覆っ
た後、このマスクから露出するサイドウオール３３を除
去する。このレジスト膜からなるマスクは、サイドウオ
ール３３を選択的に除去した後、除去する。次に、Ｐ−
ウェル領域２７の酸化シリコン膜３２．窒化シリコン膜
９．酸化シリコン膜８のそれぞれから露出し７ている表
面及びＮ−ウェル領域３１のサイドウオール３３．酸化
シリコン膜３２．窒化シリコン膜９、酸化シリコン膜８
のそれぞれから露出している表面を熱酸化して酸化シリ
コン膜からなるフィールド絶縁膜２及び２’（ＬＯＣＯ
８）を形成する。 フィールド絶縁膜２の底面が埋込み層ＮＢＬ、ＰＢＬま
で達するので、バイポーラトランジスタ形成領域のＰ−
ウェル領域２７．Ｎ−ウェル領域３１は、上面が酸化シ
リコン膜３２．窒化シリコン膜９、酸化シリコン膜８で
覆れている突出部分のみ残る。前記フィールド絶縁膜（
ＬＯＣＯ８）２’は、メモリセル領域内のλ４ＩＳＦＥ
ＴＳ間の素子分離を行っている。 また、必要に応じて、前記フィールド絶縁膜２′の下の
ウェル領域２７の表面に、あらかじめ例えば、ホウ素を
イオン打ち込みし、Ｐ＋型のチャネルストッパ領域を形
成してもよい。この場合、前記フィールド絶縁膜２′を
形成する前の、例えば、第２９Ｂ図、第２９Ｃ図の工程
の段階で、選択的に、ホウ素をイオン打ち込みすればよ
い。 その後は、上述した、第１２Ａ図、＠１２Ｌ３図。 第１２Ｃ図〜第１７Ａ図、第１７Ｂ図、第１７Ｃ図の製
造工程と同様な工程により、バイポーラトランジスタと
、λｊ Ｉ Ｓ Ｆ Ｂ ’Ｉ’（ｓ）がそれぞれ形成
される。 上述したように、メモリセル領域内のＭ Ｉ Ｓ ＦＥ
Ｔ（ｓ）間の素子分離絶縁膜をＬＯＣＯ８法により形成
【また場合にも、バイポーラトランジスタ間の素子分離
とＭＩＳＦＥＴ（ｓ）間の素子分離を同一の工程により
行なうことが可能である。 さらに、メモリセル領域の素子分離は、バイポーラトラ
ンジスタ間の素子分離に用いるエツチング段差（突出領
域と、その周囲との段差）がないので、後の工程でメモ
リセル領域上に形成される配線の段切れを防止すること
が可能である。 〔実施例■〕 第１７Ａ図、第１７Ｂ図、第１７Ｃ図のそれぞれは、本
発明の実施例■における半導体集積回路装置の断面図で
あり、第１７Ａ図は第２図と同一部分の断面図、第１７
Ｂ図は第３図と同一部分の断面図、第１７Ｃ図は第４図
と同一部分の断面図である。 本実施例は、バイポーラトランジスタのベース電極１ｏ
とＰチャネルＭ １８ Ｆ Ｅ Ｔ ＭＰ、 、 ＭＰ
ｔ。 ＮチャネルＭＩＳＦＥＴ ＭＮ、、ＭＮｔ、ＭＮ３゜
ＭＮ４のそれぞれのゲート電極１０及び電位ＶＣＣを給
電する配線１０を例えばＣＶＤによる多結晶シリコン膜
１０Ａと、Ｗ、Ｍｏ、Ｔａ、Ｔｉ、Ｐｔ等の高融点金属
膜１０Ｂ又はそれら高融点金属のシリサイド膜１０Ｂと
の２層膜で構成したものである。また、バイポーラトラ
ンジスタのエミッタ領域７をゲート電極１０の側部に設
けた例えばＣＶＤによる酸化シリコン膜からなるサイド
ウオール１３で規定するとともに、ＮチャネルＭ Ｉ
８ ＦＥＴ ＭＮ、、ＭＮｔ、ＭＮ、、ＭＮ４のソー
ス、ドレイン領域の高濃度領域２５を前記ベース電極１
０の側部に設けたサイドウオール１３と同一工程で形成
したサイドウオール１３で規定したものである。 高融点金属膜又は高融点金属シリサイド膜１０Ｂの上に
は例えばＣＶＤＫよる酸化シリコン膜１４が形成しであ
る。多結晶シリコン膜１０Ａは、埋込み層ＰＨＬ及びＮ
ＢＬ上の全面に形成された後、例えばイオン打込例によ
って、埋込み層ＰＢＬ上の部分と、埋込み層ＮＢＬ上の
部分のうち電源電位Ｖｃｃを給電する配線１０の一部と
なる部分へはＮ型不純物を導入し、その他の部分へはＰ
型不純物を導入して低抵抗化を計る。 メモリセル領域のＮ＋半導体領域２６は多結晶シリコン
膜１０Ａ中のＮ型不純物例えばリン又はヒ素の拡散によ
って形成し、Ｐ＋半導体領域３０は多結晶シリコン膜１
０Ａ中のＰ型不純物（例えば（ホウ素ＣＢ））ｅ拡散す
ることによって形成している。また、バイポーラトラン
ジスタのＰ 半導体領域５は、多結晶シリコン膜１０中
のＰ型不純物（例えば（ホウ素田））を拡散することに
より形成している。 バイポーラトランジスタのエミッタ電極１２は、例えば
ＣＶＤによる第２層目の多結晶シリコン膜からなってい
る。エミッタ電極１２は、エミッタ領域７の上の部分が
開口されたベース電極１０の側面に設けたサイドウオー
ル１３、窒化シリコン膜９．酸化シリコン膜８で形造ら
れた接続孔１７全通してエミッタ領域７へ接続している
。サイドウオール１３の横方向、言換えｔは平面方向の
膜厚は、サイドウオール１３を形成するために埋込み層
ＮＢＬ 、ＰＢＬの上部に形成される酸化シリコン膜の
膜厚を調整することで制御できる〇一方１エミッタ領域
７は、エミッタ電極（多結晶シリコン膜）中のＮ型不純
物例えばリンを拡散することにより形成している。しか
し、レジスト膜からなるマスクを用いたイオン打込みに
よってエミッタ領域７を形成するようにしてもよい。 以上、説明したように、ＭＩＳＦＥＴのゲート電極１０
の側部に設けてソース、ドレイン領域の高濃度領域２５
を規定するサイドウオール１３と同層のサイドウオール
１３を、ベース電極１０のエミッタ電極１２を通す開口
の周囲に設けてエミッタ領域７を規定したことにより、
エミッタ領域７がベース電極１０に対［７てセルファラ
インで形成されるので、微細化、高集積化を計ることが
でき、また、バイポーラトランジスタのサイドウオール
１３とＡ４ Ｉ ８ Ｆ Ｅ Ｔのサイドウオール１３
が同一工程で形成されているので、製造工程の増加を抑
制できる。 なお、エミッタ電極１２と同層の多結晶シリコン膜をＰ
チャネルＭＩＳＦＥＴ ＭＰ、、ＭＰ。 のソース、ドレイン領域であるＰ＋半導体領域２９の上
及びＮチャネルＭＩｌ＋’ＥＴ ＭＮ、、ＭＮ。 ＭＮ３．ＭＮ４のソース、ドレイン領域の一部であるＮ
＋半導体領域２５の上に電極として設は、これにアルミ
ニウム配線１８を接続するようにして、セルファライン
で配線１８かＰ＋半導体領域２９、Ｎ＋半導体領域２５
に接続するようにしてもよい。ゲート絶縁膜２２ＯＮ＋
半導体領域２５の上の部分及びＰ＋半導体領域２９の上
の部分は、サイドウオール１３形成時に除去される。ま
た、前記Ｎ＋半導体領域２５上の多結晶シリコン膜から
なる電極とゲート電極１０の間は、酸化シリコン膜１４
とサイドウオール１３で絶縁している。 〔発明の実施例■〕 実施例■は、ベース電極１０と同層の導体層と熱酸化マ
スク３３全コレクタ引き出し領域４の周囲、ＭＩＳＦＥ
Ｔ領域の周囲にそれぞれ絶縁して設けることにより、基
板１の平担化を計９、またフィールド絶縁膜２の食込み
を少くし７て寸法変換量をなくＬ７たものである。 本実施例は、製造工程に従って説明する〇第１９Ａ図、
第１９Ｂ図乃至第２２Ａ図、第２２Ｂ図は、製造工８に
おける断面図であり、図番のアラビア数字が同じものは
同一工程における断面を表し、アルファベットＡは第２
図と同一部分の断面図、アルファベラ）Ｂは第３図と同
一部分の断面を表している。なお、第４図と同一部分に
おける製造工程における断面は図示［７ていない。 第１９ＡＩＪ、第１９Ｂ図に示すように、実施例■の第
８Ａ図、第８Ｂ図までの工程と同様に Ｎ＋埋込み層Ｎ
ＢＬ 、Ｐ＋埋込み層ＰＢＬ、Ｐ−ウェル２７．Ｎ−ウ
ェル３１ 、 酸化シリコン膜８窒化シリコン膜９．酸
化シリコン膜３２を形成した後、Ｐ−ウェル領域２７及
びＮ−ウェル領域３１ヲ所定のパターンにパターニング
する。 次に、第２０Ａ図、第２０Ｂ図に示すように、Ｎ＋埋込
み層ＮＢＬ及びＰ＋埋込み層ＰＢＬの上部全域に例えば
ＣＶＤによって窒化シリコン膜３３を形成する。 次に、第２１Ａ図、第２１Ｂ図に示すように、前記窒化
シリコン膜３３をＲＩＥでＰ−ウェル２７゜Ｎ−ウェル
３１の上面が露出するまでエツチングしてサイドウオー
ル３３を形成し、この後、Ｐ−ウェル２７．Ｎ−ウェル
３１の窒化シリコン膜９及びサイドウオール３３から露
出している表面を熱酸化して、フィールド絶縁膜２を形
成する。 フィールド絶縁膜２Ｖｉ、バイポーラトランジスタのコ
レクタ領域３．Ｐ＋半導体領域真性ベース領域６．エミ
ッタ領域７が形成される突出領域のみならず、コレクタ
引き出し領域を形成する突出領域、Ｍ１８１Ｉ’Ｅ’ｌ
’が形成される突出領域においても、それら突出領域の
側面のみに形成され、上面ＶＣＶｉ形成されない。この
ため、前記それぞれの突出領域へのフィールド絶縁膜２
の食込みがなく、寸法変換量すなわちフィールド絶縁膜
２を形成する以前と以後のそれぞれの突出領域の大きさ
の差がなくなっている。 次に、第２２Ａ図及び第２２Ｂ図に示すように、レジス
ト膜からなるマスクを用いたエツチングによって、それ
ぞれの突出領域のうちコレクタ領域３、Ｐ＋半導体領域
真性ベース領域６．エミッタ領域７が設けられる突出領
域のみサイドウオール３３を除去して、Ｎ−ウェル領域
３１の側面を露出させる。この後、Ｎ＋埋込み層ＮＢＬ
、Ｐ”埋込み層ＰＢＬの上部の全域に、例えばＣＶＤに
よって多結晶シリコン膜１０を形成する。この多結晶シ
リコン膜１０は、コレクタ領域３．Ｐ＋型半導体領域真
性ベース領域６．エミッタ領域７を形成する突出領域に
おいてはＮ−ウェル領域３１の側面に被着するが、コレ
クタ引き出し領域４が形成される突出領域、ＭＩＳＦＥ
Ｔを形成する突出領域ではサイドウオール３３で絶縁さ
れている。次に、例えばイオン打込みにより多結晶シリ
コン膜１０中へＰ型不純物例えばボロンを導入しアニー
ルして低抵抗化を計るとともに、この多結晶シリコン膜
１０が被着しているＮ−ウェル領域３１中へ前記Ｐ型不
純物を拡散してＰ＋半導体領域５を形成する。次に、多
結晶シリコン膜ｌＯの主に、突出領域の上部すなわち窒
化シリコン膜９の上の部分をレジスト膜からなるマスク
を用いたエツチングによって除去する。レジスト膜から
なるマスクは、エツチングの後に除去する。Ｐ＋半導体
領域５に接続している多結晶シリコン膜１０がベース電
極１０であシ、コレクタ引き出し領域４が設けられる突
出領域及びＭＩＳＦＥＴが設けられる突出領域の周囲に
設けられている多結晶シリコン膜１０から分離されてい
る。 それぞれの突出領域の間が多結晶シリコン膜ｌＯで埋込
まれるので、基板１上の平担化を計ることができる。次
に、多結晶シリコン膜１０及びベース電極１０の露出し
ている表面を熱酸化して酸化シリコン膜からなる絶縁膜
１１を形成する。次に、それぞれの突出領域の上面の窒
化シリコン膜９及び酸化シリコン膜８の絶縁膜１１から
露出している部分をエツチングすることにより、Ｐ−ウ
ェル領域２７ 、 Ｎ−’７エル領域３１の表面を露出
させる。 この後の工程は、実施例Ｉの第１５図、第１６Ａ図、第
１６Ｂ図、ｖｙ、１６ｃ図に示されている工程以後の工
程と同様である。 以上、説明したように、本実施例によれば、バイポーラ
トランジスタのコレクタ引き出し領域４が設けられる突
出領域（第２突出領域）及びＭＩＳＦＥＴが設けられる
突出領域（第３突出領域）の周囲のフィールド絶縁膜２
を、バイポーラトランジスタのコレクタ領域３．Ｐ＋型
半導体領域５゜真性ベース領域６．エミッタ領域７が設
けられ、る突出領域（第１突出領域）のフィールド絶縁
膜２と同様に、それらの上面に設けないようにしたこと
により、フィールド絶縁膜２０食込みがなくなるので、
寸法変換量をなくすことができる。 また、ベース電極１０と同層の多結晶シリコン膜（導体
層）１０をフィールド絶縁膜２上に残していることによ
り、前記それぞれの突出領域の間が埋込まれるので、基
板１上の平担化を計ることができる。 〔発明実施例■〕 第２３図は、バイポーラトランジスタの断面図、第２４
Ａ図は、ＳＲＡＭのメモリセルの第１層。 ｌ！！ｇ２層、第３層導電層のうち、第２層及び第３層
の導電層を取り除いて示した平面図、 第２４Ｂ図は、前記ＳＲＡＭの第１層４’ｌｆ層を取り
除いて示した平面図。 第２５図は、第２４図の１−１切断線における断面図で
ある。第２５図は、第１Ｍ、第２層、笛３層までの全て
の導電層を示している。着た、第２４Ａ図、第２４Ｂ図
は、素子の構成を分り易くするため、フィールド絶縁膜
２及び層間絶縁膜を図示１７ていない。 実施例■のＳＲＡＭのメモリセルは、２個の高抵抗Ｒと
、４個のＮチャネルＭＩＳＦＥＴ ＭＮ、。 ＭＮ、、ＭＮ、、へｌへ、とで構成したものである。 バイポーラトランジスタのベース電極１０．Ｎチャネル
ｈｉＩ８ＦＥ ＭＮ、、ＭＮ、、ＭＮ。 ＭＮ、のゲート電極１０及び基板１に接地電位Ｖｓｓｆ
：給電するための配線１０のそれぞれは、例えばＣＶＤ
による第１層目の多結晶シリコン膜！ＯＡと、この上に
積層し、た高融点金属膜又は高融点金属シリサイド膜１
０Ｂとで構成しである。 ベース電極１０の多結晶シリコン膜１０ＡはＰ型不純物
例えばボロンが導入され、ＭＩＳＦＥＴＭＮ、、ＭＮ、
、ＭＮ３ 、ＭＮ４ のゲート電極１゜及び配線１０の
多結晶シリコン膜１０ＡＨＮ型不純物例えばリン又はヒ
素が導入されている。配線１０には、例えばＣＶＤ等に
２って形成した酸化シリコン膜からなる絶縁膜１４と酸
化シリコン膜からなる絶縁膜３４さらにこの上に例えば
ＣＶＤによって下から、酸化シリコン膜、塗布ガラス膜
。 ＰＳＧ膜を積層して構成した絶縁膜１５を選択的に除去
して形成した接続孔１６を通して、第１層目のアルミニ
ウム膜からなる配線１８が接続し、この配線１８によっ
て接地電位Ｖｓｓが給電されている。配線１８は、また
、ＭＩＳＦＥＴ ＭＮ４のソース領域の一部であるＮ
＋半導体領域２５０表面に接続孔１６全通（−で接続し
ている。負荷抵抗几と導電層３５は、例えばＣＶＤによ
る第２層目の多結晶シリコ−・膜からなや、導電層３５
には例えばイオン打込みによってＮ型不純物例えばリン
又はヒ素が導入され低抵抗化がなされている。 ゲート電極１０及び配線１０と、導１ｊ１層３５及び負
荷抵抗孔の間は、例えばＣＶＤによる酸化シリコン膜か
らなる絶縁膜３４が絶縁している。導電Ｎ１３５は、絶
縁膜３４と絶縁膜１４あるいはゲート絶縁膜２２を除去
してなる接続孔３６を通してゲート電極１０の上面又は
Ｎ＋半導体領域２６に接続している。データ線り、ＤＨ
ｌ例えばスパッタによる第１層目のアルミニウム膜から
なり、ＭＩＳＦＥＴ ＭＮ、、ｋｉＮ、の一方のＮ＋
半導体領域２５に接続孔１６全通して接続している。 ＮチャネルＭＩＳＦＥＴ ＭＮ、、ＭＮ、、ＭＮ、。 ＭＮ４のそれぞれは、Ｎ＋埋込み層ＮＢＬの表面から突
出したＮ−ウェル領域３１に構成され、またＮチャネル
ＭＩＳＦＥＴ ＭＮ、、ＭＮ、、ＭＮ、。 ＭＮ４の間はフィールド絶縁膜２とＰ＋埋込み層ＰＢＬ
とで分離されている。 以上のように、本発明は、高抵抗負荷を用いて構成した
メモリセルであっても実施例Ｉと同様の効果を得ること
ができる。 〔発明の実施例Ｖ〕 第２６図は、ＳＲＡＭの周辺回路全構成するＳＥｐ’ｐ
（ｓｅｌｅｃｔｉｖｅ ｅｔｃｈｉｎｇ ｏｆ
ｐｏｉｙ−ｓｉｌｉｃｏｎ ｔｅｃｈｎｏｌｏｇｙ）
テ形成したバイポーラトランジスタの断面図、 第２７図は、第２６図のバイポーラトランジスタと同一
基板１に形成したＳＲＡＭのメモリセルの第３図と同一
部分の断面図である。 第２６図及び第２７図において、バイポーラトランジス
タのコレクタ領域３．Ｐ＋半導体頚域５゜真性ベース領
域６．エミッタ領域７を形成している領域、コレクタ引
き出し領域４を形成しでいる領域、 Ｍ １８ Ｆ Ｅ
’ｒを形成しているＮ−ウェル領域３１のそれぞれは
、Ｎ＋埋込み層ＮＢＬ、Ｐ＋埋込み層ＰＢＬの表面すな
わち基板１の表面から突出して設けられている。フィー
ルド絶縁膜２は、単結晶シリコンエピタキシャル層を熱
酸化して形成した酸化シリコン膜からなっている。ベー
ス電極１０．ゲート電極１０．ワードＷＬ、ｉ位ＶＣＣ
を給電する配線１０（第１図の右図の配線１２に相当）
は、例えばＣＶＤによる同層の多結晶シリコン膜からな
っている。また、ベース電極１０゜ゲート電極１０．ワ
ード線ＷＬ、配線１０の周囲には例えばＣＶＤによる酸
化シリコン膜からなるサイドウオール１３が形成しであ
る。１４は多結晶シリコン膜の熱酸化による酸化シリコ
ン膜からなる絶縁膜である。 このように、本発明は、５ＥＰＴトランジスタにおいて
も、実施例Ｉと同様の効果を得ることができる。 以上、本発明を実施例にもとづき具体的に説明したが、
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。 〔発明の効果〕 本順によって開示された発明のうち代表的なものによっ
て得られる効果を簡単に記載すれば、次のとおりである
。 バイポーラトランジスタのベース領域及ヒエミッタ領域
を構成する第１領域、コレクタの引き出し領域を構成す
る第２領域及びＭＩＳＦＥＴを構成する第３領域のそれ
ぞれを基板の表面に突出させたことＫより、ＭＩＳＦＥ
Ｔ間、ＭＩＳＦＥＴとバイポーラトランジスタの間ｅバ
イポーラトランジスタ間の素子分離と同一ネ１考造で分
離することができるので、素子分離の答易な半導体集積
回路装置を得ることができる。 また、基板のベース領域及びエミッタ領域が設けられる
第１領域、コレクタ領域の引き出し領域が設けられる第
２領域、ＭＩＳＦＥＴが設けられる第３領域のそれぞれ
の上に第１マスクを形成し、前記第１．第２及び第３領
域のそれぞれの周囲をエツチングして前記第１．第２及
び第３領域を突出させ、前記突出した第１慴域の側面に
第２マスクを形成し、前記基板の第１及び第２マスクか
ら露出している部分を酸化して素子分離絶縁膜を形成す
ることにより、ＭＩＳＦＥＴ間及びＭ Ｉ Ｓ ＦＥＴ
とバイポーラトランジスタ間の素子分ｍにバイポーラト
ランジスタ間の素子分離技術を用いているので、バイポ
ーラトランジスタ間の素子分離。 バイポーラトランジスタとＭＩＳＦＥＴ間の素子分離、
ＭＩＳ）’ＥＴ間の素子分離を同一工程で行うことがで
きる。 また、ＭＩＳＦＥＴのゲート電極の側部に設けられソー
ス、ドレイン領域の一部の領域を規定するサイドウオー
ルと同層のサイドウオールを、ベース電極のエミッタ電
極を通す開口の周囲に設けてエミッタ領域を規定したこ
とにより、エミッタ領域がベース電極に対してセルファ
ラインで形成されるので、微細化、高集積化を計ること
ができ、またバイポーラトランジスタのサイドウオール
とＭＩＳＦＥＴのサイドウオールが同一工程で形成され
るので、製造工程の増加を抑制することができる。 また、コレクタ引き出し領域が設けられる第２突出領域
及びＭ １８ Ｂ’ Ｅ Ｔが構成されるｉ３突出領域
の周囲のフィールド絶縁膜を、ベース領域及びエミッタ
領域が設けられる第１突出領域の周囲のフィールド絶縁
膜と同様に、前記第２突出領域及び第３突出領域の側面
のみに設け上面に設けないことにより、フィールド絶縁
膜が前記それぞれの突出領域の素子領域に食込まないの
で、寸法変換量をなくすことができる。
第１図は、ＳＲＡＭの周辺回路を構成するバイポーラト
ランジスタ及びメモリセルのＭＩＳＦＥＴの平面図、 第２図は、第１図のＩ−Ｉ切断線における断面図、 第３図は、第１図の■−■切断線における断面図、 第４図は、第１図の■−■切断線における断面図、 第５Ａ図乃至第１６Ｃ図は、実施例■の製造工程を説明
するための平面図又は断面図、第１７Ａ図乃至第１７Ｃ
図は、実施例■におけるＳＲＡＭの断面図であり、 第１７Ａ図は、周辺回路を構成するバイポーラトランジ
スタの断面図、 第１７Ｂ図は、メモリセルの第３図と同一部分の断面図
、 第１７Ｃ図は、メモリセルの第４図と同一部分の断面図
、 第１８図は、ＳＲＡＭのメモリセルの等何回路、第１９
Ａ図乃至第２２Ｂ図は、実施例■におけるＳＲＡＭの製
造工程を説明するための断面図、第２３図乃至第２５図
は、実施例■のＳＲＡＭの構成を説明するための平面図
又は断面図、第２６図は、実施例ＶのＳＲＡＭにおける
周辺回路を構成するバイポーラトランジスタの断面図、
第２７図は、実施例■の８ＲＡＭにおけるメモリセルを
構成するＭ Ｉ Ｓ Ｆ’ Ｅ Ｔの断面図、第２８Ａ
図〜第３０Ｃ図は、実施例Ｉの変形例の製造工程を説明
するための要部断面図である。 図中、１・・・基板、ＮＢＬ、ＰＢＬ・・・埋込み層、
２・・・フィールド絶縁膜、２Ａ・・・バーズビーク、
３・・・コレクタ領域、４・・・コレクタ引き出し７領
域、５・・・Ｐ＋半導体領域、６・・・真性ベース領域
、７・・・エミッタ領域、８．１１，１３，１４，２２
．３２・・・酸化シリコン膜、９，３３．３７・・・窒
化シリコン膜、１０・・・ベース電極、ゲート電極又は
配線、１０Ａ、１２Ａ・・・多結晶シリコン膜、ＩＯＢ
、１２Ｂ・・・高融点金属膜又は高融点金属シリサ゛イ
ド膜、１６．１７．２０．２３．３６・・・接続孔、１
８゜１８Ａ、１８Ｂ、１８Ｃ・・・第１層目アルミニウ
ム配線、２１．２８・・・第２層目アルミニウム配線、
１２・・・エミッタ電極、ゲート電極又は配線、１５゜
１９．３４・・・層間絶縁膜、２４・・・Ｎ−半導体領
域、２５・・・Ｎ＋半導体領域、２６・・・Ｎ＋半導体
領域、２７．３１・・・ウェル領域、２９・・・Ｐ＋半
導体領域、３０・・・Ｐ＋半導体領域、Ｅｐｉ・・・エ
ピタキシャル層、３５・・・第３層目多結晶シリコン膜
、Ｒ・・・抵抗素子、ＷＬ・・・ワード線、Ｄ、Ｄ・・
・データ線、ＭＰ、 。 ＭＰ、・・・ＰチャネルＭＩＳＦＥＴ％ＭＮ、、ＭＮ２
゜ＭＮ８．ＭＮ、・・・ＮチャネルＭＩＳＩｉ’ｈ：Ｔ
％Ｐｐ、 、ｐ３． ｐ、・・・セル領域を示す点。 代理人 弁理± ７１、Ｊｌ＋ ９ 材゛ づ゛＼
−／ 図 第 ２４Ａ 図 第 ４Ｂ 図
ランジスタ及びメモリセルのＭＩＳＦＥＴの平面図、 第２図は、第１図のＩ−Ｉ切断線における断面図、 第３図は、第１図の■−■切断線における断面図、 第４図は、第１図の■−■切断線における断面図、 第５Ａ図乃至第１６Ｃ図は、実施例■の製造工程を説明
するための平面図又は断面図、第１７Ａ図乃至第１７Ｃ
図は、実施例■におけるＳＲＡＭの断面図であり、 第１７Ａ図は、周辺回路を構成するバイポーラトランジ
スタの断面図、 第１７Ｂ図は、メモリセルの第３図と同一部分の断面図
、 第１７Ｃ図は、メモリセルの第４図と同一部分の断面図
、 第１８図は、ＳＲＡＭのメモリセルの等何回路、第１９
Ａ図乃至第２２Ｂ図は、実施例■におけるＳＲＡＭの製
造工程を説明するための断面図、第２３図乃至第２５図
は、実施例■のＳＲＡＭの構成を説明するための平面図
又は断面図、第２６図は、実施例ＶのＳＲＡＭにおける
周辺回路を構成するバイポーラトランジスタの断面図、
第２７図は、実施例■の８ＲＡＭにおけるメモリセルを
構成するＭ Ｉ Ｓ Ｆ’ Ｅ Ｔの断面図、第２８Ａ
図〜第３０Ｃ図は、実施例Ｉの変形例の製造工程を説明
するための要部断面図である。 図中、１・・・基板、ＮＢＬ、ＰＢＬ・・・埋込み層、
２・・・フィールド絶縁膜、２Ａ・・・バーズビーク、
３・・・コレクタ領域、４・・・コレクタ引き出し７領
域、５・・・Ｐ＋半導体領域、６・・・真性ベース領域
、７・・・エミッタ領域、８．１１，１３，１４，２２
．３２・・・酸化シリコン膜、９，３３．３７・・・窒
化シリコン膜、１０・・・ベース電極、ゲート電極又は
配線、１０Ａ、１２Ａ・・・多結晶シリコン膜、ＩＯＢ
、１２Ｂ・・・高融点金属膜又は高融点金属シリサ゛イ
ド膜、１６．１７．２０．２３．３６・・・接続孔、１
８゜１８Ａ、１８Ｂ、１８Ｃ・・・第１層目アルミニウ
ム配線、２１．２８・・・第２層目アルミニウム配線、
１２・・・エミッタ電極、ゲート電極又は配線、１５゜
１９．３４・・・層間絶縁膜、２４・・・Ｎ−半導体領
域、２５・・・Ｎ＋半導体領域、２６・・・Ｎ＋半導体
領域、２７．３１・・・ウェル領域、２９・・・Ｐ＋半
導体領域、３０・・・Ｐ＋半導体領域、Ｅｐｉ・・・エ
ピタキシャル層、３５・・・第３層目多結晶シリコン膜
、Ｒ・・・抵抗素子、ＷＬ・・・ワード線、Ｄ、Ｄ・・
・データ線、ＭＰ、 。 ＭＰ、・・・ＰチャネルＭＩＳＦＥＴ％ＭＮ、、ＭＮ２
゜ＭＮ８．ＭＮ、・・・ＮチャネルＭＩＳＩｉ’ｈ：Ｔ
％Ｐｐ、 、ｐ３． ｐ、・・・セル領域を示す点。 代理人 弁理± ７１、Ｊｌ＋ ９ 材゛ づ゛＼
−／ 図 第 ２４Ａ 図 第 ４Ｂ 図
Claims (1)
- 【特許請求の範囲】 １、ベース電極がベース領域にセルファラインで接続す
るバイポーラトランジスタと、ＭＩＳＦＥＴとを同一基
板に構成した半導体集積回路装置であって、前記バイポ
ーラトランジスタのベース領域及びエミッタ領域が設け
られる第１領域、コレクタの引き出し領域が設けられる
第２領域及びＭＩＳＦＥＴが設けられる第３領域のそれ
ぞれを基板の表面に突出させたことを特徴とする半導体
集積回路装置。 ２、前記ベース領域のベース電極が接続している部分は
、ベース領域のその他の部分より高濃度にされているこ
とを特徴とする特許請求の範囲第１項記載の半導体集積
回路装置。 ３、前記バイポーラトランジスタのベース電極は、ベー
ス領域の側部又は端部で接続していることを特徴とする
特許請求の範囲第１項記載の半導体集積回路装置。 ４、前記ＭＩＳＦＥＴのゲート電極は、前記バイポーラ
トランジスタのエミッタ領域に接続するエミッタ電極と
同層の導体層又は同一導電型層からなっていることを特
徴とする特許請求の範囲第１項記載の半導体集積回路装
置。 ５、前記ＭＩＳＦＥＴのゲート電極及びバイポーラトラ
ンジスタのエミッタ電極は、多結晶シリコン膜の上にＷ
、Ｍｏ、Ｔａ、Ｔｉ、Ｐｔ等の高融点金属膜又はその高
融点金属のシリサイド膜を積層した２層膜からなってい
ることを特徴とする特許請求の範囲第１項記載の半導体
集積回路装置。 ６、前記ＭＩＳＦＥＴの間は、前記バイポーラトランジ
スタの間を絶縁する素子分離絶縁膜と同時に形成した素
子分離絶縁膜で絶縁していることを特徴とする特許請求
の範囲第１項記載の半導体集積回路装置。 ７、前記ベース、エミッタ領域を設けた第１領域、コレ
クタ領域の引き出し領域を設けた第２領域、ＭＩＳＦＥ
Ｔを設けた第３領域のそれぞれは、それらの周囲をエッ
チングすることによって基板表面から突出させたことを
特徴とする特許請求の範囲第１項記載の半導体集積回路
装置。 ８、ベース電極がベース領域の側面にセルファラインで
接続されるバイポーラトランジスタと、ＭＩＳＦＥＴと
を同一基板に形成する半導体集積回路装置の製造方法で
あって、前記基板のベース領域及びエミッタ領域が設け
られる第１領域、コレクタ領域の引き出し領域が設けら
れる第２領域、ＭＩＳＦＥＴが設けられる第３領域のそ
れぞれの上に第１マスクを形成し、前記第１、第２及び
第３領域のそれぞれの周囲をエッチングして前記第１、
第２及び第３領域を突出させ、前記突出した第１領域の
側面に第２マスクを形成し、前記基板の前記第１及び第
２マスクから露出している表面を酸化して素子分離絶縁
膜を形成することを特徴とする半導体集積回路装置の製
造方法。 ９、前記ベース領域のベース電極が接続する部分は、ベ
ース領域のその他の部分より高濃度にされることを特徴
とする特許請求の範囲第８項記載の半導体集積回路装置
の製造方法。 １０、前記第１、第２マスクは、窒化シリコン膜である
ことを特徴とする特許請求の範囲第８項記載の半導体集
積回路装置の製造方法。 １１、前記第２マスクは、突出した第１、第２及び第３
領域のそれぞれの側面に形成することを特徴とする特許
請求の範囲第８項記載の半導体集積回路装置の製造方法
。 １２、前記突出した第１、第２及び第３領域のそれぞれ
の上面に形成した第１マスクのうち第１領域に形成した
第１マスクは、素子分離絶縁膜を形成した後、その一部
が基板上に残されることを特徴とする特許請求の範囲第
８項記載の半導体集積回路装置の製造方法。 １３、バイポーラトランジスタのベース領域及びエミッ
タ領域が設けられる第１領域、コレクタ領域の引き出し
領域が設けられる第２領域、ＭＩＳＦＥＴが設けられる
第３領域のそれぞれを基板の表面に突出して設けた半導
体集積回路装置であって、ＭＩＳＦＥＴのゲート電極の
側部に設けられソース、ドレイン領域の一部の領域を規
定するサイドウォールと同層のサイドウォールを、前記
バイポーラトランジスタのベース電極のエミッタ電極を
通す開口の周囲に設けてエミッタ領域を規定したことを
特徴とする半導体集積回路装置。 １４、前記バイポーラトランジスタのサイドウォールと
ＭＩＳＦＥＴのサイドウォールは、同一工程で形成した
ものであることを特徴とする特許請求の範囲第１３項記
載の半導体集積回路装置。 １５、前記バイポーラトランジスタのベース電極とＭＩ
ＳＦＥＴのゲート電極は、同層の導体層からなっている
ことを特徴とする特許請求の範囲第１３項記載の半導体
集積回路装置。 １６、前記バイポーラトランジスタのベース領域は、ベ
ース電極のセルファラインで形成したものであることを
特徴とする特許請求の範囲第１３項記載の半導体集積回
路装置。 １７、前記ベース領域のベース電極が接続する部分は、
ベース領域のその他の部分より高濃度にされていること
を特徴とする特許請求の範囲第１３項記載の半導体集積
回路装置。 １８、前記第１領域、第２領域、第３領域のそれぞれは
、それらの周囲をエッチングすることにより突出された
ことを特徴とする特許請求の範囲第１３項記載の半導体
集積回路装置。 １９、バイポーラトランジスタのベース領域及びエミッ
タ領域を基板表面の第１突出領域に設け、コレクタ領域
の引出し領域を前記第１突出領域の近傍の第２突出領域
に設け、前記ベース領域をベース電極にセルファライン
で接続し、前記基板の表面の第３突出領域にＭＩＳＦＥ
Ｔを設けた半導体集積回路装置であって、前記第２突出
領域の周囲及び第３突出領域の周囲のフィールド絶縁膜
を、前記第１突出領域の周囲のフィールド絶縁膜と同様
に、前記第２突出領域及び第３突出領域の側面にのみ設
け上面に設けない ようにしたことを特徴とする半導体
集積回路装置。 ２０、前記ベース領域のベース電極が接続する部分は、
ベース領域のその他の部分より高濃度にされていること
を特徴とする特許請求の範囲第１９項記載の半導体集積
回路装置。 ２１、前記第２突出領域及び第３突出領域の側面にフィ
ールド絶縁膜形成時の熱酸化マスクが設けられているこ
とを特徴とする特許請求の範囲第１９項記載の半導体集
積回路装置。 ２２、前記第２突出領域、第３突出領域のそれぞれの側
面に設けられた熱酸化マスクは、窒化シリコン膜からな
ることを特徴とする特許請求の範囲第１９項記載の半導
体集積回路装置。 ２３、前記第１突出領域、第２突出領域及び第３突出領
域のそれぞれは、それらの周囲をエッチングすることに
よって突出させたことを特徴とする特許請求の範囲第１
９項記載の半導体集積回路装置。 ２４、前記第２突出領域、第３突出領域の周囲に、ベー
ス電極と同層の導体層が前記熱酸化マスクで絶縁膜され
て設けられていることを特徴とする特許請求の範囲第１
９項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63154729A JPH025464A (ja) | 1988-06-24 | 1988-06-24 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63154729A JPH025464A (ja) | 1988-06-24 | 1988-06-24 | 半導体集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH025464A true JPH025464A (ja) | 1990-01-10 |
Family
ID=15590671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63154729A Pending JPH025464A (ja) | 1988-06-24 | 1988-06-24 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH025464A (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57188862A (en) * | 1981-05-18 | 1982-11-19 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS58110074A (ja) * | 1981-12-23 | 1983-06-30 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPS61244059A (ja) * | 1985-04-22 | 1986-10-30 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS62155553A (ja) * | 1985-12-17 | 1987-07-10 | シ−メンス、アクチエンゲゼルシヤフト | バイポ−ラ・トランジスタとｃｍｏｓトランジスタの同時製造方法 |
| JPS62189752A (ja) * | 1986-02-17 | 1987-08-19 | Hitachi Ltd | 半導体装置 |
| JPS63199463A (ja) * | 1987-01-30 | 1988-08-17 | テキサス インスツルメンツ インコーポレイテツド | バイポーラとｍｏｓトランジスタを有するデバイスを作成する方法 |
-
1988
- 1988-06-24 JP JP63154729A patent/JPH025464A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57188862A (en) * | 1981-05-18 | 1982-11-19 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS58110074A (ja) * | 1981-12-23 | 1983-06-30 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPS61244059A (ja) * | 1985-04-22 | 1986-10-30 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS62155553A (ja) * | 1985-12-17 | 1987-07-10 | シ−メンス、アクチエンゲゼルシヤフト | バイポ−ラ・トランジスタとｃｍｏｓトランジスタの同時製造方法 |
| JPS62189752A (ja) * | 1986-02-17 | 1987-08-19 | Hitachi Ltd | 半導体装置 |
| JPS63199463A (ja) * | 1987-01-30 | 1988-08-17 | テキサス インスツルメンツ インコーポレイテツド | バイポーラとｍｏｓトランジスタを有するデバイスを作成する方法 |
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