JPH0254970A - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
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- JPH0254970A JPH0254970A JP20690088A JP20690088A JPH0254970A JP H0254970 A JPH0254970 A JP H0254970A JP 20690088 A JP20690088 A JP 20690088A JP 20690088 A JP20690088 A JP 20690088A JP H0254970 A JPH0254970 A JP H0254970A
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- Japan
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- gate electrode
- floating gate
- transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、コンピュータなどの電子機器に沢山用いら
れている半導体不揮発性メモリに関する。
れている半導体不揮発性メモリに関する。
この発明は、浮遊ゲート型半導体不揮発性メモリにおい
て、浮遊ゲート電極をともにゲート電極とする相補型の
半導体不揮発性メモリトランジスタで構成することによ
り、低消費力及び低電圧読み出しを実現するようにした
ものである。
て、浮遊ゲート電極をともにゲート電極とする相補型の
半導体不揮発性メモリトランジスタで構成することによ
り、低消費力及び低電圧読み出しを実現するようにした
ものである。
従来、第２図に示すように、Ｐ型シリコン基板ｌの表面
にゲート酸化膜５を介して浮遊ゲート電極６が設けられ
、さらに、浮遊ゲート電極６の上に制御ゲート酸化膜７
１を介して制御ゲート電極９１が設けられ、浮遊ゲート
電極６に対して自己整合的に基板１の表面にＮ３型のソ
ース及びドレイン領域３，４が設けられている半導体不
揮発性メモリが知られている。例えばＭ、Ｗａｄａ ｅ
ｔａｌ″Ｌｉｍｉｔｉｎｇ Ｆａｃｔｏｒｓ ｆｏｒ
Ｐｒｏｇｒａｍｍｉｎｇ ＥＰＲＯＭ ｏｆ Ｒｅｄｕ
ｃｃｄＤｉｍｅｎｓｉｏｎｓ” ＩεＢＥ ＩＥＤＭ
ＤｉｇｅｓＬｏｆ Ｔｅｃｈｎｉｃａｌｐａｐｅｒｓ
ＰＰ３８〜４１ （１９８０）〔発明が解決しようとす
る課題〕 しかし、従来の半導体不揮発性メモリは、一定の負荷を
介して情報を読み出す方法が用いられている。すなわち
、浮遊ゲート型の半導体不揮発性メモリに直列に負荷ト
ランジスタを接続し、負荷トランジスタの負荷に対して
不揮発性メモリのコンダクタンスの大小を読み出す方法
が用いられている。従って、メモリトランジスタがＯＮ
状態の場合は、負荷で決まる電流がメモリに流れてしま
い低消費電力化が困難であった。また、メモリトランジ
スタが非選択の場合は、メモリに電流が流れない特性に
せざるを得ないために、低電圧化読み出しも困難であっ
た。
にゲート酸化膜５を介して浮遊ゲート電極６が設けられ
、さらに、浮遊ゲート電極６の上に制御ゲート酸化膜７
１を介して制御ゲート電極９１が設けられ、浮遊ゲート
電極６に対して自己整合的に基板１の表面にＮ３型のソ
ース及びドレイン領域３，４が設けられている半導体不
揮発性メモリが知られている。例えばＭ、Ｗａｄａ ｅ
ｔａｌ″Ｌｉｍｉｔｉｎｇ Ｆａｃｔｏｒｓ ｆｏｒ
Ｐｒｏｇｒａｍｍｉｎｇ ＥＰＲＯＭ ｏｆ Ｒｅｄｕ
ｃｃｄＤｉｍｅｎｓｉｏｎｓ” ＩεＢＥ ＩＥＤＭ
ＤｉｇｅｓＬｏｆ Ｔｅｃｈｎｉｃａｌｐａｐｅｒｓ
ＰＰ３８〜４１ （１９８０）〔発明が解決しようとす
る課題〕 しかし、従来の半導体不揮発性メモリは、一定の負荷を
介して情報を読み出す方法が用いられている。すなわち
、浮遊ゲート型の半導体不揮発性メモリに直列に負荷ト
ランジスタを接続し、負荷トランジスタの負荷に対して
不揮発性メモリのコンダクタンスの大小を読み出す方法
が用いられている。従って、メモリトランジスタがＯＮ
状態の場合は、負荷で決まる電流がメモリに流れてしま
い低消費電力化が困難であった。また、メモリトランジ
スタが非選択の場合は、メモリに電流が流れない特性に
せざるを得ないために、低電圧化読み出しも困難であっ
た。
そこで、この発明は、従来のこのような欠点を解決する
ために、低消費電力をさらに、低電圧読み出しが実現で
きる半導体不揮発性メモリを得ることを目的としている
。
ために、低消費電力をさらに、低電圧読み出しが実現で
きる半導体不揮発性メモリを得ることを目的としている
。
上記問題点を解決するために、この発明は、半導体不揮
発性メモリの浮遊ゲート電極を、負荷トランジスタのゲ
ート電橋を兼ねることにより、負荷トランジスタの負荷
が浮遊ゲート電極によって変化する構成にして、低消費
電力及び低電圧読み出し可能にした。
発性メモリの浮遊ゲート電極を、負荷トランジスタのゲ
ート電橋を兼ねることにより、負荷トランジスタの負荷
が浮遊ゲート電極によって変化する構成にして、低消費
電力及び低電圧読み出し可能にした。
以下に、この発明の実施例を図面に基づいて説明する。
第１図において、Ｐ型シリコン基板１の表面にＮ型の深
い半導体領域２を形成する。基板１の表面には、さらに
、Ｎ６型のソース・ドレイン領域３．４を設け、ソース
・ドレイン領域間の基板上にゲート酸化膜５を介して浮
遊ゲート電極６を設ける。基板１とソース・ドレイン領
域３４と、ゲート酸化膜５と浮遊ゲート電極６とにより
Ｎ型メモリトランジスタが構成される。相補型トランジ
スタを構成するための一方のＰ型トランジスタは、Ｎ型
の深い半導体領域２の表面に形成される。即ち、半導体
領域２の表面に形成されたＰ°型のソース・ドレイン領
域８．９と、その間の半導体領域２の表面に形成された
ゲート酸化膜７を介して浮遊ゲート電極６が形成され、
Ｐ型の負荷トランジスタを形成している。この負荷トラ
ンジスタのゲート１罹は、浮遊ゲート電極６で形成され
るので、浮遊ゲート電極内の電子量に依存して、負荷の
大きさが変化する。従って、浮遊ゲート１穫６にある程
度以上電子が入っている場合は、Ｎ型メモリトランジス
タはＯＦＦイ犬態で、方のＰ型の負荷トランジスタは充
分ＯＮ状態になる。逆に、浮遊ゲート電極６に電子があ
まり入っていない場合は、Ｎ型トランジスタは充分ＯＮ
状態になり、一方のＰ型の負荷トランジスタはＯＦＦ状
態になる。即ち、相補型の構成となっているために、両
方のトランジスタが共にＯＮ状態にならないために消費
電流はほとんど流れない。
い半導体領域２を形成する。基板１の表面には、さらに
、Ｎ６型のソース・ドレイン領域３．４を設け、ソース
・ドレイン領域間の基板上にゲート酸化膜５を介して浮
遊ゲート電極６を設ける。基板１とソース・ドレイン領
域３４と、ゲート酸化膜５と浮遊ゲート電極６とにより
Ｎ型メモリトランジスタが構成される。相補型トランジ
スタを構成するための一方のＰ型トランジスタは、Ｎ型
の深い半導体領域２の表面に形成される。即ち、半導体
領域２の表面に形成されたＰ°型のソース・ドレイン領
域８．９と、その間の半導体領域２の表面に形成された
ゲート酸化膜７を介して浮遊ゲート電極６が形成され、
Ｐ型の負荷トランジスタを形成している。この負荷トラ
ンジスタのゲート１罹は、浮遊ゲート電極６で形成され
るので、浮遊ゲート電極内の電子量に依存して、負荷の
大きさが変化する。従って、浮遊ゲート１穫６にある程
度以上電子が入っている場合は、Ｎ型メモリトランジス
タはＯＦＦイ犬態で、方のＰ型の負荷トランジスタは充
分ＯＮ状態になる。逆に、浮遊ゲート電極６に電子があ
まり入っていない場合は、Ｎ型トランジスタは充分ＯＮ
状態になり、一方のＰ型の負荷トランジスタはＯＦＦ状
態になる。即ち、相補型の構成となっているために、両
方のトランジスタが共にＯＮ状態にならないために消費
電流はほとんど流れない。
第１図に示した本発明の半導体不揮発性メモリの動作方
法について説明する。書込み及び読み出し時の各電極へ
の印加電圧を表１に示す。
法について説明する。書込み及び読み出し時の各電極へ
の印加電圧を表１に示す。
印加電圧
まず、書込みは、Ｎ型のトランジスタのソース領域３へ
の印加電圧ＶＳＮを基板１と同電位のＶＳＳへ接地して
、ドレイン領域４へは、ホットエレクトロンを発生する
には充分な３■以上の電圧■１をドレイン電圧ｖ０８と
して印加する。負荷であるＰ型トランジスタへは、半導
体領域２を制御ゲート電極として機能させるために、半
導体領域２及びソース領域８に高い電圧■８□を印加す
る。
の印加電圧ＶＳＮを基板１と同電位のＶＳＳへ接地して
、ドレイン領域４へは、ホットエレクトロンを発生する
には充分な３■以上の電圧■１をドレイン電圧ｖ０８と
して印加する。負荷であるＰ型トランジスタへは、半導
体領域２を制御ゲート電極として機能させるために、半
導体領域２及びソース領域８に高い電圧■８□を印加す
る。
ドレイン領域９への印加電圧■。、へは■。２あるいは
ＶＷＩを印加する。負荷トランジスタであるＰ型トラン
ジスタのチャネル表面電位は、■、、２になるので、Ｐ
型のチャネル電位Ｖ。２によって、ゲート酸化膜７を介
して浮遊ゲート電極６を高電位に容量結合により引っ張
ることができる。即ち、Ｐ型トランジスタにより、浮遊
ゲート電極６の電位を制御することができる。浮遊ゲー
ト電極６及びドレイン領域Ｉ域４に高電圧を印加するこ
とにより、ホットエレクトロンを浮遊ゲート電極６へ注
入できる。電子が注入されると、さらに容量結合は強く
なり、効果的に電子を注入できる。また、ゲート絶縁膜
５を薄くしてトンネル絶縁膜とすることにより、トンネ
ル注入により、浮遊ゲート電極６へ電子を注入すること
ができる。この場合も同様に、Ｐ型負荷トランジスタの
チャネル電位により、浮遊ゲート電極６の電位を制御す
ることができる。
ＶＷＩを印加する。負荷トランジスタであるＰ型トラン
ジスタのチャネル表面電位は、■、、２になるので、Ｐ
型のチャネル電位Ｖ。２によって、ゲート酸化膜７を介
して浮遊ゲート電極６を高電位に容量結合により引っ張
ることができる。即ち、Ｐ型トランジスタにより、浮遊
ゲート電極６の電位を制御することができる。浮遊ゲー
ト電極６及びドレイン領域Ｉ域４に高電圧を印加するこ
とにより、ホットエレクトロンを浮遊ゲート電極６へ注
入できる。電子が注入されると、さらに容量結合は強く
なり、効果的に電子を注入できる。また、ゲート絶縁膜
５を薄くしてトンネル絶縁膜とすることにより、トンネ
ル注入により、浮遊ゲート電極６へ電子を注入すること
ができる。この場合も同様に、Ｐ型負荷トランジスタの
チャネル電位により、浮遊ゲート電極６の電位を制御す
ることができる。
即ち、制御ゲート電極としての機能を兼ねることができ
る。書き込まれた電子は、紫外線を照射することにより
、浮遊ゲート電ＰｆＡ６から基板１へ逃がして消去でき
る。また、ゲート酸化膜５を薄くして、トンふル酸化膜
にすることにより、ソース領域３あるいはドレイン領域
４に高電圧を印加して、浮遊ゲート電ｐｉ１６より電気
的に消去できる。
る。書き込まれた電子は、紫外線を照射することにより
、浮遊ゲート電ＰｆＡ６から基板１へ逃がして消去でき
る。また、ゲート酸化膜５を薄くして、トンふル酸化膜
にすることにより、ソース領域３あるいはドレイン領域
４に高電圧を印加して、浮遊ゲート電ｐｉ１６より電気
的に消去できる。
次に、読み出しは、表１に示すように、Ｎ型トランジス
タのソース領域３とＰ型トランジスタのソース領域８の
電位をそれぞれ”Ｓｉ ｖ、 （読み出し印加電圧
、■。０の場合も含む）に印加し、Ｎ型トランジスタ及
びＰ型トランジスタのドレイン領域４及び９の接続状態
での電位ＶＯＬＩＴを検出することにより読み出すこと
ができる。Ｓち、浮遊ゲート電極６中に電子が沢山入っ
ている場合は、Ｎ型トランジスタはＯＦＦ状態で、Ｐ型
トランジスタは充分ＯＮ状態になるため、Ｖ（ＩＬＩＴ
は■えになる。逆に、浮遊ゲーヒ電極６に電子があまり
入っていない場合は、Ｎ型トランジスタはＯＮ、Ｐ型ト
ランジスタはＯＦＦになるため、Ｖ ０ＬＩＴはＶＳＳ
になる。浮遊ゲート電極６の電位によって、読み出し出
力ＶＯＬＩＴがＶＳ２とＶ７の値に変化する。
タのソース領域３とＰ型トランジスタのソース領域８の
電位をそれぞれ”Ｓｉ ｖ、 （読み出し印加電圧
、■。０の場合も含む）に印加し、Ｎ型トランジスタ及
びＰ型トランジスタのドレイン領域４及び９の接続状態
での電位ＶＯＬＩＴを検出することにより読み出すこと
ができる。Ｓち、浮遊ゲート電極６中に電子が沢山入っ
ている場合は、Ｎ型トランジスタはＯＦＦ状態で、Ｐ型
トランジスタは充分ＯＮ状態になるため、Ｖ（ＩＬＩＴ
は■えになる。逆に、浮遊ゲーヒ電極６に電子があまり
入っていない場合は、Ｎ型トランジスタはＯＮ、Ｐ型ト
ランジスタはＯＦＦになるため、Ｖ ０ＬＩＴはＶＳＳ
になる。浮遊ゲート電極６の電位によって、読み出し出
力ＶＯＬＩＴがＶＳ２とＶ７の値に変化する。
この場合、Ｎ型トランジスタあるいはＰ型トランジスタ
のいずれか一方は常にＯＦＦ状態であるため、消費電流
はほとんど流れないで読み出すことができる。また、Ｎ
型トランジスタとＰ型トランジスタの闇値電圧をリーク
電流が流れない程度の約・０．３■まで低くすることに
より、読み出し電圧■８として約０．３■まで低くでき
る。
のいずれか一方は常にＯＦＦ状態であるため、消費電流
はほとんど流れないで読み出すことができる。また、Ｎ
型トランジスタとＰ型トランジスタの闇値電圧をリーク
電流が流れない程度の約・０．３■まで低くすることに
より、読み出し電圧■８として約０．３■まで低くでき
る。
以上説明したように、本発明の半導体不揮発性メモリは
、低消費電流でしかも、低電圧で読み出しが可能である
。
、低消費電流でしかも、低電圧で読み出しが可能である
。
第３図は、負荷トランジスタの浮遊ゲート電極の上に薄
膜トランジスタとして形成した本発明の半導体不揮発性
メモリの実施例の断面図である。
膜トランジスタとして形成した本発明の半導体不揮発性
メモリの実施例の断面図である。
Ｐ型ソリコン基板ｌの表面に、ゲート酸化膜５を介して
浮遊ゲート１π撞６の上に絶縁膜７２を介して負荷トラ
ンジスタの基板２１．ソース領域８１． ドレイン領
域９１が形成されている。この負荷トランジスタの基板
２１は、一般に多結晶）ＩＪコンで形成されている。相
補型にするためにＮ型の多結晶シリコン膜で形成されて
いる。ソース・ドレイン領域８１、９１はＰ°型で形成
されており、Ｐ型トランジスタとして機能する。Ｎ型ト
ランジスタのＮ゛型ソース・ドし・イン頭載３．４は浮
遊ゲート電極６に対して自己整合的に形成できるので、
メモリセルのサイズを小さくできる。各電極への印加電
圧は、第１図の半導体不揮発性メモリと同じ方法により
、書込み及び読み出しができる。さらに、この構造にお
いては、Ｐ型トランジスタのドレイン耐圧を高くできる
効果もある。
浮遊ゲート１π撞６の上に絶縁膜７２を介して負荷トラ
ンジスタの基板２１．ソース領域８１． ドレイン領
域９１が形成されている。この負荷トランジスタの基板
２１は、一般に多結晶）ＩＪコンで形成されている。相
補型にするためにＮ型の多結晶シリコン膜で形成されて
いる。ソース・ドレイン領域８１、９１はＰ°型で形成
されており、Ｐ型トランジスタとして機能する。Ｎ型ト
ランジスタのＮ゛型ソース・ドし・イン頭載３．４は浮
遊ゲート電極６に対して自己整合的に形成できるので、
メモリセルのサイズを小さくできる。各電極への印加電
圧は、第１図の半導体不揮発性メモリと同じ方法により
、書込み及び読み出しができる。さらに、この構造にお
いては、Ｐ型トランジスタのドレイン耐圧を高くできる
効果もある。
この発明は、以上説明したように負荷トランジスタのゲ
ート１掻を浮遊ゲート１掻とすることにより、書込み時
には、負荷トランジスタのチャネル領域を制御ゲート電
極として機能させることができ、読み出し時には１．相
補型のトランジスタ構成にすることにより、低消費電流
、低電圧読み出しを容易にする効果がある。
ート１掻を浮遊ゲート１掻とすることにより、書込み時
には、負荷トランジスタのチャネル領域を制御ゲート電
極として機能させることができ、読み出し時には１．相
補型のトランジスタ構成にすることにより、低消費電流
、低電圧読み出しを容易にする効果がある。
第１図はこの発明にかかる半導体不揮発性メモリの断面
図、第２図は従来の半導体不運発性メモリの断面図、第
３図はこの発明にかかる半導体不揮発性メモリの他の実
施例の断面図である。 ｌ・・・基板 ６・・・浮遊ゲート電極 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助 牛導杯王揮光性メ七りの網゛面図 第１図 省０靴の半導体不問値メ七１ノの鱒ヤ面図１４ ２
図 牛導オ本千１Ｙ夛じ性メモリのｄな面図蔦３図
図、第２図は従来の半導体不運発性メモリの断面図、第
３図はこの発明にかかる半導体不揮発性メモリの他の実
施例の断面図である。 ｌ・・・基板 ６・・・浮遊ゲート電極 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助 牛導杯王揮光性メ七りの網゛面図 第１図 省０靴の半導体不問値メ七１ノの鱒ヤ面図１４ ２
図 牛導オ本千１Ｙ夛じ性メモリのｄな面図蔦３図
Claims (1)
- 第１の導電型の半導体基板内に設けられ、かつゲート電
極としても動作する浮遊ゲート電極を有する第２の導電
型の電界効果トランジスタと、第２の導電型の半導体基
板内に設けられ、前記浮遊ゲート電極をゲート電極とす
る第１の導電型の電界効果トランジスタとから構成され
ており、書込み時には、前記第２の導電型の半導体基板
を制御ゲート電極とするとともに、読み出し時には、前
記第１導電型の電界効果トランジスタを前記第２の導電
型の電界効果トランジスタの負荷トランジスタとするこ
とを特徴とする半導体不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20690088A JPH0254970A (ja) | 1988-08-19 | 1988-08-19 | 半導体不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20690088A JPH0254970A (ja) | 1988-08-19 | 1988-08-19 | 半導体不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0254970A true JPH0254970A (ja) | 1990-02-23 |
Family
ID=16530924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20690088A Pending JPH0254970A (ja) | 1988-08-19 | 1988-08-19 | 半導体不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0254970A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06334190A (ja) * | 1993-05-07 | 1994-12-02 | Internatl Business Mach Corp <Ibm> | Ｅｅｐｒｏｍおよびかかるｅｅｐｒｏｍを含む論理ｌｓｉチップ |
| US10428814B2 (en) | 2012-12-20 | 2019-10-01 | Robert Bosch Gmbh | Piston fuel pump for an internal combustion engine |
-
1988
- 1988-08-19 JP JP20690088A patent/JPH0254970A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06334190A (ja) * | 1993-05-07 | 1994-12-02 | Internatl Business Mach Corp <Ibm> | Ｅｅｐｒｏｍおよびかかるｅｅｐｒｏｍを含む論理ｌｓｉチップ |
| US10428814B2 (en) | 2012-12-20 | 2019-10-01 | Robert Bosch Gmbh | Piston fuel pump for an internal combustion engine |
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