JPH03101168A - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
- Publication number
- JPH03101168A JPH03101168A JP1238079A JP23807989A JPH03101168A JP H03101168 A JPH03101168 A JP H03101168A JP 1238079 A JP1238079 A JP 1238079A JP 23807989 A JP23807989 A JP 23807989A JP H03101168 A JPH03101168 A JP H03101168A
- Authority
- JP
- Japan
- Prior art keywords
- type
- transistor
- gate electrode
- bit line
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 31
- 230000015654 memory Effects 0.000 claims abstract description 57
- 230000005669 field effect Effects 0.000 claims 11
- 239000011159 matrix material Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 10
- 239000000758 substrate Substances 0.000 description 10
- 230000000295 complement effect Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000011017 operating method Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
- G11C16/045—Floating gate memory cells with both P and N channel memory transistors, usually sharing a common floating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
- G11C2216/02—Structural aspects of erasable programmable read-only memories
- G11C2216/10—Floating gate memory cells with a single polysilicon layer
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明番よ、コンピュータなどの電子機器の情報記憶
を不揮発性に記憶する半導体不揮発性メモリ番こ関する
。
を不揮発性に記憶する半導体不揮発性メモリ番こ関する
。
この発明は、浮遊ゲート型半導体不揮発性メモリにおい
て、半導体不揮発性メモリを構成するメモリセルを相補
型にするとともに、情報書込み用ピント線と情報呼び出
し用ビット線とを設けることにより、消費電力の低減を
目的としたものである。
て、半導体不揮発性メモリを構成するメモリセルを相補
型にするとともに、情報書込み用ピント線と情報呼び出
し用ビット線とを設けることにより、消費電力の低減を
目的としたものである。
従来、第２図に示すように半導体不揮発性メモリの構成
要素であるメモリセルの等価回路図は、メモリセルのソ
ース領域を接地し、制御ゲート電極をワード線に接続し
、ドレイン領域をピッｌに接続した構成のメモリセルが
知られていた。
要素であるメモリセルの等価回路図は、メモリセルのソ
ース領域を接地し、制御ゲート電極をワード線に接続し
、ドレイン領域をピッｌに接続した構成のメモリセルが
知られていた。
しかし、従来の半導体不揮発性メモリは、情報を読み出
す場合、浮遊ゲート型メモリトランジスタに電流が流れ
るために、低消費電力での情報読み出しが困難であると
いう欠点があった。
す場合、浮遊ゲート型メモリトランジスタに電流が流れ
るために、低消費電力での情報読み出しが困難であると
いう欠点があった。
そこで、この発明は従来のこのような欠点を解決するた
め、低消費電力で情報の読み出しをできる半導体不揮発
性メモリを得ることを目的としている。
め、低消費電力で情報の読み出しをできる半導体不揮発
性メモリを得ることを目的としている。
上記問題点を解決するために、この発明は半導体不揮発
性メモリを構成するメモリセルを、浮遊ゲート電極を共
通に形成した相補型トランジスタと相補型トランジスタ
を選択するだめの選択トランジスタを直列に接続し、さ
らにビット線として情Ｉｌ！書き込み用ビット線と情報
読み出し用ビット線を設けることにより、情報読み出し
時の消費電力の増大を防いだ。
性メモリを構成するメモリセルを、浮遊ゲート電極を共
通に形成した相補型トランジスタと相補型トランジスタ
を選択するだめの選択トランジスタを直列に接続し、さ
らにビット線として情Ｉｌ！書き込み用ビット線と情報
読み出し用ビット線を設けることにより、情報読み出し
時の消費電力の増大を防いだ。
ては半導体基板、絶縁基板上に設けられた半導体基板内
、あるいは半導体基板内に設置Ｊられた半導体領域の場
合に本発明を適用できる。第３図は、１）型シリコン基
板２１の表面に形成した場合の実施例である。Ｐ型シリ
コン基板２１の表面に第１のＮ型領域２６と第２のＮ型
領域３０を設け、第１のＮ型領域２６の表面部分に浮遊
デー１−型メモリトランうスタのＰ型トランジスタを形
成し、第２のＮ型領域３０の表面部分には、Ｐ型選択ト
ランジスタを形成する。浮遊ゲートメ型メモリトランジ
スタのＮ型トランジスタ１０２は、Ｐ型基板２１の表面
部分に形成する。即し、浮遊ゲート型ＣＭＯＳメモリト
ランジスタの構成トランジスタのＮ型トランジスタは、
Ｎ゛型ソース領域２２． Ｎ”型ドレイン領域２３．ゲ
ト絶縁膜２４及び浮遊ゲート電極１００から構成されて
いる。また、ｔア遊ゲー１−型１０ｓメモリトランジス
タの構成トランジスタのＰ型トランジスタ１０１ ＋；
ｌ、第１のＮ型領域２Ｇをノ、（板として、Ｐ゛型ソス
領域２８．Ｐ’型ドレイン領域２７．ゲー［絶縁膜２９
及び浮遊デー１−電極１００から構成されている。
、あるいは半導体基板内に設置Ｊられた半導体領域の場
合に本発明を適用できる。第３図は、１）型シリコン基
板２１の表面に形成した場合の実施例である。Ｐ型シリ
コン基板２１の表面に第１のＮ型領域２６と第２のＮ型
領域３０を設け、第１のＮ型領域２６の表面部分に浮遊
デー１−型メモリトランうスタのＰ型トランジスタを形
成し、第２のＮ型領域３０の表面部分には、Ｐ型選択ト
ランジスタを形成する。浮遊ゲートメ型メモリトランジ
スタのＮ型トランジスタ１０２は、Ｐ型基板２１の表面
部分に形成する。即し、浮遊ゲート型ＣＭＯＳメモリト
ランジスタの構成トランジスタのＮ型トランジスタは、
Ｎ゛型ソース領域２２． Ｎ”型ドレイン領域２３．ゲ
ト絶縁膜２４及び浮遊ゲート電極１００から構成されて
いる。また、ｔア遊ゲー１−型１０ｓメモリトランジス
タの構成トランジスタのＰ型トランジスタ１０１ ＋；
ｌ、第１のＮ型領域２Ｇをノ、（板として、Ｐ゛型ソス
領域２８．Ｐ’型ドレイン領域２７．ゲー［絶縁膜２９
及び浮遊デー１−電極１００から構成されている。
以下に、この発明の実施例を凹面に基づいて説明する。
第１図は、本発明の半導体不揮発性メ千りの構成要素で
ある半導体不揮発性メモリセルの等価回路図である。Ｃ
ＭＯ３（Ｃｏｍｐｌｉｍｅｎｔａｒｙ−ＭｅｔａｌＯｘ
ｉｄｅ−３ｅｍｉｃｏｎｄｕｃｔｏｒ）浮遊ゲート型メ
モリＩ−ランジスタ１と選択トランジスタ２とを直列に
接続し、トランジスタ２のゲート電極をワード線３に接
続し、選択トランジスタ２のソース領域をプログラム用
ビット線４に接続し、ＣＭＯ３浮遊ゲート型メモリトラ
ンジスタ１のトレイン領域を読み出し用ビット線５に接
続した構成である。ＣＭＯ５浮遊ゲート型メモリトラン
ジスタｌは、Ｎ型トランジスタ１０２とＰ型トランジス
タ１０１とが直列に接続しており、そのゲート電極が同
一の浮遊ゲート電極１００で形成されている。第３図は
、第１図に示した半導体不揮発性メモリセルの等価回路
図を具体的に示した断面図である。
ある半導体不揮発性メモリセルの等価回路図である。Ｃ
ＭＯ３（Ｃｏｍｐｌｉｍｅｎｔａｒｙ−ＭｅｔａｌＯｘ
ｉｄｅ−３ｅｍｉｃｏｎｄｕｃｔｏｒ）浮遊ゲート型メ
モリＩ−ランジスタ１と選択トランジスタ２とを直列に
接続し、トランジスタ２のゲート電極をワード線３に接
続し、選択トランジスタ２のソース領域をプログラム用
ビット線４に接続し、ＣＭＯ３浮遊ゲート型メモリトラ
ンジスタ１のトレイン領域を読み出し用ビット線５に接
続した構成である。ＣＭＯ５浮遊ゲート型メモリトラン
ジスタｌは、Ｎ型トランジスタ１０２とＰ型トランジス
タ１０１とが直列に接続しており、そのゲート電極が同
一の浮遊ゲート電極１００で形成されている。第３図は
、第１図に示した半導体不揮発性メモリセルの等価回路
図を具体的に示した断面図である。
本発明の半導体不揮発性メモリは、半導体領域の表面に
形成することができる。半導体領域とし各々のドレイン
領域２３と２７は、読み出し用ビット線５に接続してい
る。また、選択Ｉ・ランジスタ３は、第２のＮ型領域３
０を基板として、ｐ＝型′２ス領域３２．Ｐ“型トレイ
ン領域３１． ゲート絶縁Ｈり３３及び選択ゲート電極
３４とから構成されている。
形成することができる。半導体領域とし各々のドレイン
領域２３と２７は、読み出し用ビット線５に接続してい
る。また、選択Ｉ・ランジスタ３は、第２のＮ型領域３
０を基板として、ｐ＝型′２ス領域３２．Ｐ“型トレイ
ン領域３１． ゲート絶縁Ｈり３３及び選択ゲート電極
３４とから構成されている。
Ｐ型メモリトランジスタ１０１のソース領域２８は、選
択トランジスタ２のドレイン領域３１と電気的に接続さ
れている。選択ゲート電極３４は、ワード線３に接続し
、選択１−ランジスタ２のソース領域３２は、プログラ
ム用ビット線４に接続されている。
択トランジスタ２のドレイン領域３１と電気的に接続さ
れている。選択ゲート電極３４は、ワード線３に接続し
、選択１−ランジスタ２のソース領域３２は、プログラ
ム用ビット線４に接続されている。
第１図及び第３図に示した本発明の半導体不揮発性メモ
リの動作方法について説明する。まず、情報の読み出し
方法について説明する。プログラム用ビット線４に正の
一定電圧■□を印加する。
リの動作方法について説明する。まず、情報の読み出し
方法について説明する。プログラム用ビット線４に正の
一定電圧■□を印加する。
読み出しを行うラインのワード線３の電位をＯｖに印加
して、選択トランジスタ２をＯＮ状態にする。従って、
浮遊ゲート型メ干りトランジスタＩＱ）Ｐ型トランジス
タ１０１のソース領域２８には、Ｖｌｌが印加される。
して、選択トランジスタ２をＯＮ状態にする。従って、
浮遊ゲート型メ干りトランジスタＩＱ）Ｐ型トランジス
タ１０１のソース領域２８には、Ｖｌｌが印加される。
ここで、Ｊ１ホ択のメモリセルは、ワード線３を■、に
することによって、選択ゲートランジスタ２をＯＦＦす
ることができる。選択されたメモリトランジスタにおい
て、浮遊ゲート電極１００内部に多数の電子が入ってい
る場合には、Ｐ型トランジスタ１０１のコンダクタンス
は、Ｎ型トランジスタ１０２のコンダクタンスより非常
に大きいために、睨み出し用ビット線５の電位は、ＶＲ
に等しい電位に設定される。逆に、浮遊ゲート電極１０
０に電子が注入されていない場合（消去状Ｂ）には、Ｎ
型トランジスタ１０２のコンダクタンスがＰ型トランジ
スタ１０１のコンダクタンスより大きいために、読み出
し用ビット＆？ｔ ５の電位は、はぼＯｖになる。以上
説明したように、浮遊ゲート電極１００内部に注入され
た電子の足に応じて読み出し用ビット線の電位が変化す
ることにより読み出すことができる。この時、メモリの
構成が相補型であるために、電流がほとんど流さずに情
報を読み出すことができる。
することによって、選択ゲートランジスタ２をＯＦＦす
ることができる。選択されたメモリトランジスタにおい
て、浮遊ゲート電極１００内部に多数の電子が入ってい
る場合には、Ｐ型トランジスタ１０１のコンダクタンス
は、Ｎ型トランジスタ１０２のコンダクタンスより非常
に大きいために、睨み出し用ビット線５の電位は、ＶＲ
に等しい電位に設定される。逆に、浮遊ゲート電極１０
０に電子が注入されていない場合（消去状Ｂ）には、Ｎ
型トランジスタ１０２のコンダクタンスがＰ型トランジ
スタ１０１のコンダクタンスより大きいために、読み出
し用ビット＆？ｔ ５の電位は、はぼＯｖになる。以上
説明したように、浮遊ゲート電極１００内部に注入され
た電子の足に応じて読み出し用ビット線の電位が変化す
ることにより読み出すことができる。この時、メモリの
構成が相補型であるために、電流がほとんど流さずに情
報を読み出すことができる。
次に、本発明の半導体不揮発性メモリへの情報の書込み
方法について説明する。まず、情報を消去する。消去と
は、浮遊ゲート電極１００から電子２のドレイン領域２
３の電位も約１０Ｖと高くなることにより、Ｎ型トラン
ジスタ１０２のドレイン領域２３近傍にチャネルホット
エレクトロンが発生し、その一部が浮遊ゲート電極１０
０に注入される。プログラム用ビット線４の電位がＯｖ
と低い場合には、チャネルホットエレクト１１ンは発と
１ニしないので、消去状態に維持される。今まで説明し
た動作方法を表にまとめると次の（表１）ようになる。
方法について説明する。まず、情報を消去する。消去と
は、浮遊ゲート電極１００から電子２のドレイン領域２
３の電位も約１０Ｖと高くなることにより、Ｎ型トラン
ジスタ１０２のドレイン領域２３近傍にチャネルホット
エレクトロンが発生し、その一部が浮遊ゲート電極１０
０に注入される。プログラム用ビット線４の電位がＯｖ
と低い場合には、チャネルホットエレクト１１ンは発と
１ニしないので、消去状態に維持される。今まで説明し
た動作方法を表にまとめると次の（表１）ようになる。
ただし、■８は読み出し時の電圧であり、ＶＰＰはプロ
グラム時の電圧で、■、よりも大きな正の電圧である。
グラム時の電圧で、■、よりも大きな正の電圧である。
第４図は、本発明の半導体不揮発性メモリの第ことがで
きる。光学的に行うためには、半導体不揮発性メモリに
、紫外線を約３０分程度照射することにより、浮遊ゲー
ト電極１００内部の電子にエネルギーを与えることによ
り、基板側へ抜き取ることができる。消去後、浮遊ゲー
ト電極１００に電子を注入する方法について説明する。
きる。光学的に行うためには、半導体不揮発性メモリに
、紫外線を約３０分程度照射することにより、浮遊ゲー
ト電極１００内部の電子にエネルギーを与えることによ
り、基板側へ抜き取ることができる。消去後、浮遊ゲー
ト電極１００に電子を注入する方法について説明する。
まず、書込みを行うラインを選択する。ラインの選択は
選択ゲート電極３に、Ｏｖの電位を印加することによっ
て行う。非選択のメモリは、選択トランジスタ２の選択
ゲート電極３に、選択トランジスタ２がＯＦＦ状態にな
るような電圧を印加する。選択されたラインのメモリセ
ルは、選択トランジスタ２がＯＮ状態である。従って、
電子を浮遊ゲート電極１００に注入するセルに対しては
、プログラム用ビット線４に正の電圧（例えば、１２．
５Ｖ）を印加すると、Ｐ型トランジスタの基板である第
１のＮ型領域２Ｇの電位も正の電位（約１０Ｖ）に設定
されることにより、浮遊ゲート電極１００の電位も約１
０Ｖの電位になり、さらにＮ型メモリトランジスク１０
２実施例の半導体不揮発性メモリセル′の等価回路図で
ある。第４図のメモリセルの等価回路図は、第１図の等
価回路図に、さらに、選択Ｉ・ランジスタロを設け、そ
のゲート電極をワード線７に接続した構成になっている
。第４図のような構成にすると、読み出し時に、読み出
し用ビット線の電位がＶＲになっている場合でも、非選
択メモリセルの影響を受けない。非選択メモリのワード
線７の電位をＯｖに設定すればよい。第４図の実施例の
場合の動作方法をまとめると表２のようになる。
選択ゲート電極３に、Ｏｖの電位を印加することによっ
て行う。非選択のメモリは、選択トランジスタ２の選択
ゲート電極３に、選択トランジスタ２がＯＦＦ状態にな
るような電圧を印加する。選択されたラインのメモリセ
ルは、選択トランジスタ２がＯＮ状態である。従って、
電子を浮遊ゲート電極１００に注入するセルに対しては
、プログラム用ビット線４に正の電圧（例えば、１２．
５Ｖ）を印加すると、Ｐ型トランジスタの基板である第
１のＮ型領域２Ｇの電位も正の電位（約１０Ｖ）に設定
されることにより、浮遊ゲート電極１００の電位も約１
０Ｖの電位になり、さらにＮ型メモリトランジスク１０
２実施例の半導体不揮発性メモリセル′の等価回路図で
ある。第４図のメモリセルの等価回路図は、第１図の等
価回路図に、さらに、選択Ｉ・ランジスタロを設け、そ
のゲート電極をワード線７に接続した構成になっている
。第４図のような構成にすると、読み出し時に、読み出
し用ビット線の電位がＶＲになっている場合でも、非選
択メモリセルの影響を受けない。非選択メモリのワード
線７の電位をＯｖに設定すればよい。第４図の実施例の
場合の動作方法をまとめると表２のようになる。
表２ ； メモリの動作方法
本発明においては、浮遊ゲート電極がＰ型及びＮ型トラ
ンジスタのゲート電極として形成されているために、情
報の読め出し時に、直流的な電流がほとんど流れない構
成になっている。従って、非常に低消費電力の情報の読
み出しができる。また、情報の書き込みにおいても、注
入量が少なくても書き込みができることから、高速書き
込みもできる。
ンジスタのゲート電極として形成されているために、情
報の読め出し時に、直流的な電流がほとんど流れない構
成になっている。従って、非常に低消費電力の情報の読
み出しができる。また、情報の書き込みにおいても、注
入量が少なくても書き込みができることから、高速書き
込みもできる。
この発明は、以上説明したように浮遊ゲート電極をＮ型
及びＰ型トランジスタとのゲート電極としたＣＭＯ３型
メモ型上モリトランジスタ択トランジスタとを直列に接
続し、選択トランジスタのゲート電極をワード線、選択
トランジスタのソース領域をプログラム用ビット線、さ
らにＣＭＯ５型メモツメモリトランジスタイン領域を読
み出し用ビット線として構成することにより、情報の読
み出し時に、浮遊ゲート電極をゲート電極とするＮ型メ
モリトランジスタあるいはＰ型メモリ１−ランジスタの
いずれか一方が必ずコンダクタンスが非常に小さくなる
ために、読め出し時の消費型）丸を小さくする効果があ
る。
及びＰ型トランジスタとのゲート電極としたＣＭＯ３型
メモ型上モリトランジスタ択トランジスタとを直列に接
続し、選択トランジスタのゲート電極をワード線、選択
トランジスタのソース領域をプログラム用ビット線、さ
らにＣＭＯ５型メモツメモリトランジスタイン領域を読
み出し用ビット線として構成することにより、情報の読
み出し時に、浮遊ゲート電極をゲート電極とするＮ型メ
モリトランジスタあるいはＰ型メモリ１−ランジスタの
いずれか一方が必ずコンダクタンスが非常に小さくなる
ために、読め出し時の消費型）丸を小さくする効果があ
る。
第１図はこの発明にかかる半導体不揮発性メモリの構成
要素である半導体不揮発性メモリセルの等価回路図であ
り、第２図は従来の半導体不揮発性メモリセルの等価回
路図、第３図は本発明の半導体不揮発性メモリのメモリ
セルの断面図、第４図は本発明の第２実施例の半導体不
揮発性メモリのメモリセルの等価回路図である。 ＣＭＯ５浮遊ゲート型メモリトランジスタ選択トランジ
スタ ・ワード線 ・プログラム用ビット線 ・読み出し用ビット線 ・浮遊ゲート電極 以上
要素である半導体不揮発性メモリセルの等価回路図であ
り、第２図は従来の半導体不揮発性メモリセルの等価回
路図、第３図は本発明の半導体不揮発性メモリのメモリ
セルの断面図、第４図は本発明の第２実施例の半導体不
揮発性メモリのメモリセルの等価回路図である。 ＣＭＯ５浮遊ゲート型メモリトランジスタ選択トランジ
スタ ・ワード線 ・プログラム用ビット線 ・読み出し用ビット線 ・浮遊ゲート電極 以上
Claims (1)
- 第１のＮ型電界効果型トランジスタのドレイン領域を介
して直列に接続された第１のＰ型電界効果型トランジス
タと、前記第１のＰ型電界効果型トランジスタのソース
領域を介して直接に接続された第２の型電界効果型トラ
ンジスタとから構成されるとともに、前記第１のＮ型電
界効果型トランジスタのゲート電極及び前記第１のＰ型
電界効果型トランジスタのゲート電極を浮遊ゲート電極
とするメモセルをマトリックス状に構成する半導体不揮
発性メモリにおいて、前記第２のＰ型電界効果型トラン
ジスタのゲート電極をワード線として接続し、前記第２
のＰ型電界効果型トランジスタのソース領域を情報書込
み用ビット線として接続し、さらに、前記第１のＮ型電
界効果型トランジスタのドレイン領域及び前記第１のＰ
型電界効果型トランジスタのドレイン領域を情報読み出
し用ビット線として特徴とする半導体不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1238079A JPH03101168A (ja) | 1989-09-13 | 1989-09-13 | 半導体不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1238079A JPH03101168A (ja) | 1989-09-13 | 1989-09-13 | 半導体不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03101168A true JPH03101168A (ja) | 1991-04-25 |
Family
ID=17024845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1238079A Pending JPH03101168A (ja) | 1989-09-13 | 1989-09-13 | 半導体不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03101168A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0623959A3 (en) * | 1993-05-07 | 1995-02-01 | Ibm | Eeprom cell. |
| US6515889B1 (en) | 2000-08-31 | 2003-02-04 | Micron Technology, Inc. | Junction-isolated depletion mode ferroelectric memory |
| US6570212B1 (en) * | 2000-05-24 | 2003-05-27 | Lattice Semiconductor Corporation | Complementary avalanche injection EEPROM cell |
| US6882560B2 (en) | 2000-08-31 | 2005-04-19 | Micron Technology, Inc. | Reading ferroelectric memory cells |
-
1989
- 1989-09-13 JP JP1238079A patent/JPH03101168A/ja active Pending
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0623959A3 (en) * | 1993-05-07 | 1995-02-01 | Ibm | Eeprom cell. |
| US6570212B1 (en) * | 2000-05-24 | 2003-05-27 | Lattice Semiconductor Corporation | Complementary avalanche injection EEPROM cell |
| US6888738B2 (en) | 2000-08-31 | 2005-05-03 | Micron Technology, Inc. | Methods of writing junction-isolated depletion mode ferroelectric memory devices |
| US6903960B2 (en) | 2000-08-31 | 2005-06-07 | Micron Technology, Inc. | Junction-isolated depletion mode ferroelectric memory devices |
| US6876022B2 (en) | 2000-08-31 | 2005-04-05 | Micron Technology, Inc. | Junction-isolated depletion mode ferroelectric memory devices |
| US6882560B2 (en) | 2000-08-31 | 2005-04-19 | Micron Technology, Inc. | Reading ferroelectric memory cells |
| US6888747B2 (en) | 2000-08-31 | 2005-05-03 | Micron Technology, Inc. | Methods of reading junction-isolated depletion mode ferroelectric memory devices |
| US6888185B2 (en) | 2000-08-31 | 2005-05-03 | Micron Technology, Inc. | Junction-isolated depletion mode ferroelectric memory devices |
| US6515889B1 (en) | 2000-08-31 | 2003-02-04 | Micron Technology, Inc. | Junction-isolated depletion mode ferroelectric memory |
| US6791862B2 (en) | 2000-08-31 | 2004-09-14 | Micron Technology, Inc. | Junction-isolated depletion mode ferroelectric memory devices |
| US6937501B2 (en) | 2000-08-31 | 2005-08-30 | Micron Technology, Inc. | Writing to ferroelectric memory devices |
| US6944043B2 (en) | 2000-08-31 | 2005-09-13 | Micron Technology, Inc. | Junction-isolated depletion mode ferroelectric memory devices |
| US6982449B2 (en) | 2000-08-31 | 2006-01-03 | Micron Technology, Inc. | Junction-isolated depletion mode ferroelectric memory devices |
| US7002198B2 (en) | 2000-08-31 | 2006-02-21 | Micron Technology, Inc. | Junction-isolated depletion mode ferroelectric memory devices |
| US7123503B2 (en) | 2000-08-31 | 2006-10-17 | Micron Technology, Inc. | Writing to ferroelectric memory devices |
| US7199413B2 (en) | 2000-08-31 | 2007-04-03 | Micron Technology, Inc. | Junction-isolated depletion mode ferroelectric memory devices and systems |
| US7236387B2 (en) | 2000-08-31 | 2007-06-26 | Micron Technology, Inc. | Writing to ferroelectric memory devices |
| US7253464B2 (en) | 2000-08-31 | 2007-08-07 | Micron Technology, Inc. | Junction-isolated depletion mode ferroelectric memory devices and systems |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR960003398B1 (ko) | 소거모드시에 워드선에 부전압을 인가하는 행디코더회로를 갖춘 불휘발성 반도체기억장치 | |
| KR100292361B1 (ko) | 반도체불휘발성메모리의데이타기입방법 | |
| JPH01158777A (ja) | フローティングゲート型不揮発性メモリ | |
| JPH06291332A (ja) | 半導体記憶装置及びその使用方法 | |
| JP2732601B2 (ja) | 不揮発性半導体メモリ装置 | |
| JP3105109B2 (ja) | 不揮発性半導体記憶装置 | |
| KR20030009294A (ko) | Ｅｅｐｒｏｍ 응용을 위한 1-트랜지스터 셀 | |
| JP2644270B2 (ja) | 半導体記憶装置 | |
| JP2804066B2 (ja) | 不揮発性半導体メモリ装置 | |
| JP2732070B2 (ja) | 不揮発性半導体記憶装置の書込み方法 | |
| JPH03101168A (ja) | 半導体不揮発性メモリ | |
| JP3342878B2 (ja) | 不揮発性半導体記憶装置 | |
| JPS55105374A (en) | Nonvolatile semiconductor memory | |
| JP2918723B2 (ja) | 半導体記憶装置 | |
| JPS6299996A (ja) | Ｅｅｐｒｏｍ装置 | |
| US6480420B2 (en) | Semiconductor memory device having source areas of memory cells supplied with a common voltage | |
| JPH02114674A (ja) | 半導体不揮発性メモリの動作方法 | |
| JPH05198190A (ja) | フラッシュ・メモリ | |
| JPH0729382A (ja) | 不揮発性半導体メモリ及びそのデータ書込み方法 | |
| JP2648099B2 (ja) | 不揮発性半導体メモリ装置およびそのデータ消去方法 | |
| JP2885413B2 (ja) | 不揮発性半導体メモリ装置 | |
| JPS59135699A (ja) | 半導体記憶装置 | |
| JPH03203097A (ja) | 半導体記憶装置 | |
| JPH02133960A (ja) | 書込可能不揮発性半導体記憶装置 | |
| JPS6299997A (ja) | 半導体記憶装置 |