JPH0255521A - 電圧安定化制御回路 - Google Patents
電圧安定化制御回路Info
- Publication number
- JPH0255521A JPH0255521A JP20387388A JP20387388A JPH0255521A JP H0255521 A JPH0255521 A JP H0255521A JP 20387388 A JP20387388 A JP 20387388A JP 20387388 A JP20387388 A JP 20387388A JP H0255521 A JPH0255521 A JP H0255521A
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- output voltage
- control circuit
- stabilization control
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
スイッチングレギュレータの電圧安定化制御回路に関し
、 スイッチングレギュレータの出力電圧を故障時等に即応
答して監視することを目的とし、ｌ・ランスの１次側に
スイッチング素子を、２次側の整流後の出力端に電圧安
定化制御回路を、前記スイッチング素子と前記電圧安定
化制御回路の間に駆動回路を設けてなるスイッチングレ
ギュレータにおいて、前記電圧安定化制御回路は、前記
出力端における出力電圧と基準電圧を入力するエラーア
ンプと、前記スイッチング素子のオン／オフの時間比を
制御する基準電圧を発生ずるデッドタイム電源と、前記
エラーアンプの出力電圧とテソドタイム電圧を比較しア
ラーム信号を発生ずる比較手段とを備え、前記エラーア
ンプの出力電圧が前記デッドタイム電圧以下のとき、ス
イッチングレギュレータの出力電圧は制御不能状態であ
るとして、負荷の入力電圧を監視する電源制御部に対し
てアラーム信号を送出するように構成する。
、 スイッチングレギュレータの出力電圧を故障時等に即応
答して監視することを目的とし、ｌ・ランスの１次側に
スイッチング素子を、２次側の整流後の出力端に電圧安
定化制御回路を、前記スイッチング素子と前記電圧安定
化制御回路の間に駆動回路を設けてなるスイッチングレ
ギュレータにおいて、前記電圧安定化制御回路は、前記
出力端における出力電圧と基準電圧を入力するエラーア
ンプと、前記スイッチング素子のオン／オフの時間比を
制御する基準電圧を発生ずるデッドタイム電源と、前記
エラーアンプの出力電圧とテソドタイム電圧を比較しア
ラーム信号を発生ずる比較手段とを備え、前記エラーア
ンプの出力電圧が前記デッドタイム電圧以下のとき、ス
イッチングレギュレータの出力電圧は制御不能状態であ
るとして、負荷の入力電圧を監視する電源制御部に対し
てアラーム信号を送出するように構成する。
本発明は、スイッチングレギュレータの電圧安定化制御
回路に関する。
回路に関する。
スイッチングレギュレータは、トランスの１次側に設番
ノられたスイッチング素子のオン／オフにより直流を断
続し、その断続周期（オン／オフの時間比）を変化させ
ることにより、負荷に供給する平均電流を調整するよう
にした直流電源装置である。通常、スイッチング素子は
スイッチング用のパワートランジスタが用いられ、その
オン／オフは駆動回路を介して電圧安定化制御回路によ
り制御される。負荷の入力電圧は、その変動による負荷
の内部回路への影響が大であるため、随時あるいば定期
的に電源制御部内の電圧監視回路（以下、モニター）に
より監視している。
ノられたスイッチング素子のオン／オフにより直流を断
続し、その断続周期（オン／オフの時間比）を変化させ
ることにより、負荷に供給する平均電流を調整するよう
にした直流電源装置である。通常、スイッチング素子は
スイッチング用のパワートランジスタが用いられ、その
オン／オフは駆動回路を介して電圧安定化制御回路によ
り制御される。負荷の入力電圧は、その変動による負荷
の内部回路への影響が大であるため、随時あるいば定期
的に電源制御部内の電圧監視回路（以下、モニター）に
より監視している。
第３図は、一般の電源構成図である。電源は通常、直流
電源装置としてのスイッチングレギュレータＳＲと、こ
の出力電圧を監視する電源制御部ＰＣとにより構成され
、電源制御部内のモニタＭにより負荷１．の入力端子（
以下、負荷端電圧）を監視する。
電源装置としてのスイッチングレギュレータＳＲと、こ
の出力電圧を監視する電源制御部ＰＣとにより構成され
、電源制御部内のモニタＭにより負荷１．の入力端子（
以下、負荷端電圧）を監視する。
スイッチングレギュレータＳＲは、トランスＴの１次側
にスイッチング素子としてのトランジスタＴＲ１これを
駆動する駆動回路ＤＲ１出力端ＡＢに接続される電圧安
定化制御回路ｐｓｃを備える。また、電源制御部ＰＣは
電圧を監視するモニターＭを有する。Ｓは電源制御部か
ら電圧安定化制御回路に送出されるオン／オフ信号であ
り、電圧モニターの結果に応じて送出される。
にスイッチング素子としてのトランジスタＴＲ１これを
駆動する駆動回路ＤＲ１出力端ＡＢに接続される電圧安
定化制御回路ｐｓｃを備える。また、電源制御部ＰＣは
電圧を監視するモニターＭを有する。Ｓは電源制御部か
ら電圧安定化制御回路に送出されるオン／オフ信号であ
り、電圧モニターの結果に応じて送出される。
第４図は、従来の電圧安定化制御回路の構成図である。
出力端への電圧Ｖと基準電圧Ｖ ｒｅｆは抵抗Ｒ０〜Ｒ
３およびＲｓ 、 Ｒｓにより分圧されて各々エラーア
ンプＥＡに入力される。エラーアンプの出力電圧Ｖ３と
発信器ＯＳＣの出力電圧Ｖ５は比較器ＣＭＰ １で比較
され、デッドタイム電圧Ｖ４と発信器の出力電圧 ■５
ば比較器ＣＭＰ２で比較され、各々の出力はＯＲ回路に
送出され、ＯＲ回路の出力は駆動回路ＤＲに送出される
。尚、図中、Ｒは抵抗、Ｃはコンデンサ、Ｄはダイオー
ドである。
３およびＲｓ 、 Ｒｓにより分圧されて各々エラーア
ンプＥＡに入力される。エラーアンプの出力電圧Ｖ３と
発信器ＯＳＣの出力電圧Ｖ５は比較器ＣＭＰ １で比較
され、デッドタイム電圧Ｖ４と発信器の出力電圧 ■５
ば比較器ＣＭＰ２で比較され、各々の出力はＯＲ回路に
送出され、ＯＲ回路の出力は駆動回路ＤＲに送出される
。尚、図中、Ｒは抵抗、Ｃはコンデンサ、Ｄはダイオー
ドである。
この場合、発信器ＯＳＣは三角波パルスを出力しており
、従って、比較器ＣＭＰ １はエラーアンプの矩形波パ
ルスＶ３と発信器の三角波パルスＶ５を比較し、比較器
ＣＭＰ２はデッドタイム電源の■４と発信器の■５を比
較する。基準となるデッドタイム電圧の上下によって比
較後のパルス幅は変化するので、このパルス幅に応じて
スイッチング・トランジスタＴＲのオン／オフの時間比
が制御され、これにより負荷に供給する電圧を一定に保
持するようにしている。この場合、パルス幅は、スイッ
チング・１〜ランジスタが飽和領域にならない範囲で動
作させるため、オン幅を５０％以下となるように制御し
ている。このように制御するために、デッドタイム電圧
を設はオン／オフ幅、即ぢ、デユーティ−比を５０％以
下になるようにしている。従って、出力電圧が異常時に
低下していくとパルス幅が拡がり５０％を越えるとトラ
ンジスタは飽和領域に入り電源が故障することになるた
め、デッドタイム電圧によりパルス幅が５０％を越えな
いように比較器ＣＭＰＩ、ＣＭＰ２、ＯＲ等により制御
している。
、従って、比較器ＣＭＰ １はエラーアンプの矩形波パ
ルスＶ３と発信器の三角波パルスＶ５を比較し、比較器
ＣＭＰ２はデッドタイム電源の■４と発信器の■５を比
較する。基準となるデッドタイム電圧の上下によって比
較後のパルス幅は変化するので、このパルス幅に応じて
スイッチング・トランジスタＴＲのオン／オフの時間比
が制御され、これにより負荷に供給する電圧を一定に保
持するようにしている。この場合、パルス幅は、スイッ
チング・１〜ランジスタが飽和領域にならない範囲で動
作させるため、オン幅を５０％以下となるように制御し
ている。このように制御するために、デッドタイム電圧
を設はオン／オフ幅、即ぢ、デユーティ−比を５０％以
下になるようにしている。従って、出力電圧が異常時に
低下していくとパルス幅が拡がり５０％を越えるとトラ
ンジスタは飽和領域に入り電源が故障することになるた
め、デッドタイム電圧によりパルス幅が５０％を越えな
いように比較器ＣＭＰＩ、ＣＭＰ２、ＯＲ等により制御
している。
また、従来のアラーム信号は上述のように出力電圧の低
下に応答して電圧安定化制御回路から電源制御部に送出
されるので、負荷が既に動作不能になった後に送出され
ることになる。
下に応答して電圧安定化制御回路から電源制御部に送出
されるので、負荷が既に動作不能になった後に送出され
ることになる。
このような回路構成において、電源制御部のモニターＭ
は、図示しない上位制御部からの指令により測定した負
荷端電圧を上位制御部に通知し、上位制御部はこの電圧
値を図示しない表示装置上に表示していた。この場合、
上位制御部から電源制御部内のモニターＭへの指令のタ
イミングは、アラーム出力時にオペレータあるいはザー
ヒスマン等がキーポー１−等の操作により［モニターの
情報を上位制御部に送れ」という命令を随時送出するか
、又は、ソフＩ・ウェアにより上位制御部か定期的に一
定間隔てモニターの情報を読み出す指令を送出するか、
により行われる。
は、図示しない上位制御部からの指令により測定した負
荷端電圧を上位制御部に通知し、上位制御部はこの電圧
値を図示しない表示装置上に表示していた。この場合、
上位制御部から電源制御部内のモニターＭへの指令のタ
イミングは、アラーム出力時にオペレータあるいはザー
ヒスマン等がキーポー１−等の操作により［モニターの
情報を上位制御部に送れ」という命令を随時送出するか
、又は、ソフＩ・ウェアにより上位制御部か定期的に一
定間隔てモニターの情報を読み出す指令を送出するか、
により行われる。
以上のように、従来は、負荷端電圧を監視する方法とし
て、オペレータ等により随時監視するか、ソフトウェア
により定期的に監視するか、いずれかの方法かとられて
いる。従って、実際に負荷が動作不能になってから異常
時の電圧を知ることになる。しかしなから、実際に故障
した時点の負荷端電圧か見たい場合や、スイノチンクレ
ギゴ、レタか電圧制御不能となった時点の出力電圧を見
たい場合があり、従来の方法ではこのような要求に対応
しきないという問題かあった。
て、オペレータ等により随時監視するか、ソフトウェア
により定期的に監視するか、いずれかの方法かとられて
いる。従って、実際に負荷が動作不能になってから異常
時の電圧を知ることになる。しかしなから、実際に故障
した時点の負荷端電圧か見たい場合や、スイノチンクレ
ギゴ、レタか電圧制御不能となった時点の出力電圧を見
たい場合があり、従来の方法ではこのような要求に対応
しきないという問題かあった。
本発明の目的は、上記も問題点に鑑の、出力電圧の異常
時、負荷の故障時等に生じるｉ細端電圧の異常時等に即
応答してその時点の電圧状態を監視できる電圧安定化制
御回路を提供することにある。
時、負荷の故障時等に生じるｉ細端電圧の異常時等に即
応答してその時点の電圧状態を監視できる電圧安定化制
御回路を提供することにある。
〔課題を解決するための手段及び作用〕第１図は、本発
明の原理構成図である。図に示すように、本発明は、ト
ランスの１次側にスイッチング素子を、２次側の整流後
の出力端に電圧安定化制御回路を、前記スイッチング素
子と前記電圧安定化制御回路の間に駆動回路を設けてな
るスイッチングレギュレータにおいて、前記電圧安定化
制御回路（Ｐ Ｓ Ｃ） は、前記出力端における出
力電圧（Ｖ）と基準電圧（Ｖ ｒｅｆ）を入力するエラ
ーアンプ（ＥＡ）と、前記スイッチング素子のオン／オ
フの時間比を制御する基準電圧を発生ずるデッドタイム
電ａ、（ＤＴＰ）と、前記エラーアンプの出力電圧（Ｖ
３）とデッドタイム電圧（Ｖ５）を比較する比較手段（
ＣＭＰ）とを備え、前記エラーアンプの出力電圧が前記
デッドタイム電圧以下のとき、スイッチングレギュレー
タの出力電圧は制御不能状態であるとして、負荷の入力
電圧を監視する電源制御部（ＰＣ）に対してアラーム信
号（ＡＬＭ）を送出するようにしたことを特徴とする。
明の原理構成図である。図に示すように、本発明は、ト
ランスの１次側にスイッチング素子を、２次側の整流後
の出力端に電圧安定化制御回路を、前記スイッチング素
子と前記電圧安定化制御回路の間に駆動回路を設けてな
るスイッチングレギュレータにおいて、前記電圧安定化
制御回路（Ｐ Ｓ Ｃ） は、前記出力端における出
力電圧（Ｖ）と基準電圧（Ｖ ｒｅｆ）を入力するエラ
ーアンプ（ＥＡ）と、前記スイッチング素子のオン／オ
フの時間比を制御する基準電圧を発生ずるデッドタイム
電ａ、（ＤＴＰ）と、前記エラーアンプの出力電圧（Ｖ
３）とデッドタイム電圧（Ｖ５）を比較する比較手段（
ＣＭＰ）とを備え、前記エラーアンプの出力電圧が前記
デッドタイム電圧以下のとき、スイッチングレギュレー
タの出力電圧は制御不能状態であるとして、負荷の入力
電圧を監視する電源制御部（ＰＣ）に対してアラーム信
号（ＡＬＭ）を送出するようにしたことを特徴とする。
第２図は、本発明の一実施例電圧安定化制御回路図であ
る。同に示すように、本発明はエラーアンプＥＡの出力
電圧Ｖ３とチットアンプ■５を比較する比較回路ＣＭＰ
を設け、その出力をアラーム信号ＡＬＭとして電源制御
部ＰＣに送出し、このアラーム信号により異常時等の出
力電圧を直ぢに監視しようとするものである。
る。同に示すように、本発明はエラーアンプＥＡの出力
電圧Ｖ３とチットアンプ■５を比較する比較回路ＣＭＰ
を設け、その出力をアラーム信号ＡＬＭとして電源制御
部ＰＣに送出し、このアラーム信号により異常時等の出
力電圧を直ぢに監視しようとするものである。
本発明は、出力電圧を検知している電圧■１と基準電圧
■２を入力するエラーアンプＥＡの出力電圧Ｖ３か、デ
ッドタイム電圧■４よりも下がると、スイッチング・ト
ランジスタＴＲのオン／オフの時間比（チューティー比
）が５０％以下とならないため、スイッチングレギュレ
ータは最早、出力電圧を制御しきれない状態になるとい
う点に着目しており、そのために電圧Ｖ３と電圧■４と
を比較器ＣＭＰで比較し、電圧■３が電圧■４より下が
った場合にアラーム信号ΔＬ Ｍを電源制御部に通知し
、電源制御部はこのアラーム信号を受けてスイッチング
レギュレータの負荷端電圧を監視するものである。
■２を入力するエラーアンプＥＡの出力電圧Ｖ３か、デ
ッドタイム電圧■４よりも下がると、スイッチング・ト
ランジスタＴＲのオン／オフの時間比（チューティー比
）が５０％以下とならないため、スイッチングレギュレ
ータは最早、出力電圧を制御しきれない状態になるとい
う点に着目しており、そのために電圧Ｖ３と電圧■４と
を比較器ＣＭＰで比較し、電圧■３が電圧■４より下が
った場合にアラーム信号ΔＬ Ｍを電源制御部に通知し
、電源制御部はこのアラーム信号を受けてスイッチング
レギュレータの負荷端電圧を監視するものである。
即ち、本発明は、電源制御部の電圧モニターを有効に活
用するために、スイソチンダレギュレタが出力電圧を制
御しきれなくなったことを電源制御部に通知し、電源制
御部はこのアラーム信号によりスイッチングレギュレー
タの負荷端電圧を監視しに行き、スイッチングレギュレ
ータが正常に動作しているか否かの確ｉｐ、を行ってい
る。
用するために、スイソチンダレギュレタが出力電圧を制
御しきれなくなったことを電源制御部に通知し、電源制
御部はこのアラーム信号によりスイッチングレギュレー
タの負荷端電圧を監視しに行き、スイッチングレギュレ
ータが正常に動作しているか否かの確ｉｐ、を行ってい
る。
尚、その他の回路動作については第４図の従来構成と同
様であるため説明を省略する。
様であるため説明を省略する。
以上説明したように、本発明は、スイッチングレギュレ
ータが出力電圧を制御しきれない状態、即ち、出力電圧
が非常に不安定な状態になったときに電源制御部にアラ
ーム信号を送出して負荷端電圧を監視にいくため、従来
のように定期的に負荷端電圧を監視するのに比べ、格段
に素早く出力電圧の異常状態を発見できる利点を有する
。
ータが出力電圧を制御しきれない状態、即ち、出力電圧
が非常に不安定な状態になったときに電源制御部にアラ
ーム信号を送出して負荷端電圧を監視にいくため、従来
のように定期的に負荷端電圧を監視するのに比べ、格段
に素早く出力電圧の異常状態を発見できる利点を有する
。
第１図は、本発明の原理構成図、
第２図は、本発明の一実施例電圧安定化制御回路図、
第３図は、−船釣な電源構成図、及び
第４図は、従来の電圧安定化制御回路図である。
（符号の説明）
ＳＲ・・・スイッチングレギュレータ、ＰＣ・・・電源
制御部、 ｐｓｃ・・・電圧安定化制御回路、 ＤＲ・・・駆動回路、 ＴＲ・・・スイッチング・トランジスタ、ＥＡ・・・エ
ラーアンプ、 ＤＴＰ・・・デッドタイム電源、 ＣＭＰ、ＣＭＰＩ、ＣＭＰ２・・・比較器、Ｍ・・・電
圧モニター 本発明の原理構成図 第１図 ＣＭＰ ＣＭＰＩ ＣＭＰ２ ５Ｃ 比較器 発振器
制御部、 ｐｓｃ・・・電圧安定化制御回路、 ＤＲ・・・駆動回路、 ＴＲ・・・スイッチング・トランジスタ、ＥＡ・・・エ
ラーアンプ、 ＤＴＰ・・・デッドタイム電源、 ＣＭＰ、ＣＭＰＩ、ＣＭＰ２・・・比較器、Ｍ・・・電
圧モニター 本発明の原理構成図 第１図 ＣＭＰ ＣＭＰＩ ＣＭＰ２ ５Ｃ 比較器 発振器
Claims (1)
- 【特許請求の範囲】 １、トランスの１次側にスイッチング素子を、２次側の
整流後の出力端に電圧安定化制御回路を、前記スイッチ
ング素子と前記電圧安定化制御回路の間に駆動回路を設
けてなるスイッチングレギュレータにおいて、 前記電圧安定化制御回路（ＰＳＣ）は、 前記出力端における出力電圧（Ｖ）と基準電圧（Ｖｒｅ
ｆ）を入力するエラーアンプ（ＥＡ）と、前記スイッチ
ング素子のオン／オフの時間比を制御する基準電圧を発
生するデッドタイム電源（ＤＴＰ）と、 前記エラーアンプの出力電圧（Ｖ３）とデッドタイム電
圧（Ｖ４）を比較しアラーム信号（ＡＬＭ）を発生する
比較手段（ＣＭＰ）とを備え、 前記エラーアンプの出力電圧が前記デッドタイム電圧以
下のとき、スイッチングレギュレータの出力電圧は制御
不能状態であるとして、負荷の入力電圧を監視する電源
制御部（ＰＣ）に対して前記アラーム信号を送出するよ
うにしたことを特徴とする電圧安定化制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20387388A JPH0255521A (ja) | 1988-08-18 | 1988-08-18 | 電圧安定化制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20387388A JPH0255521A (ja) | 1988-08-18 | 1988-08-18 | 電圧安定化制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0255521A true JPH0255521A (ja) | 1990-02-23 |
Family
ID=16481127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20387388A Pending JPH0255521A (ja) | 1988-08-18 | 1988-08-18 | 電圧安定化制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0255521A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57205501A (en) * | 1982-05-24 | 1982-12-16 | Kenji Hashimoto | Underwear such as panty or breef |
| JPS584802A (ja) * | 1982-05-24 | 1983-01-12 | 橋本 健二 | 任意の深さの下着の製造方法 |
-
1988
- 1988-08-18 JP JP20387388A patent/JPH0255521A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57205501A (en) * | 1982-05-24 | 1982-12-16 | Kenji Hashimoto | Underwear such as panty or breef |
| JPS584802A (ja) * | 1982-05-24 | 1983-01-12 | 橋本 健二 | 任意の深さの下着の製造方法 |
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