JPH0255814B2 - - Google Patents
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- Publication number
- JPH0255814B2 JPH0255814B2 JP56071468A JP7146881A JPH0255814B2 JP H0255814 B2 JPH0255814 B2 JP H0255814B2 JP 56071468 A JP56071468 A JP 56071468A JP 7146881 A JP7146881 A JP 7146881A JP H0255814 B2 JPH0255814 B2 JP H0255814B2
- Authority
- JP
- Japan
- Prior art keywords
- cache
- data
- store
- memory
- transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
本発明は、キヤツシユメモリを有する情報処理
装置におけるキヤツシユストア方式に関し、特に
ストアワツプ方式を採用している場合のキヤツシ
ユミスヒツト時におけるキヤツシユメモリへのス
トア方式に関する。 従来、キヤツシユメモリを備えて主記憶装置の
情報のうち使用度の高い部分をブロツク単位でキ
ヤツシユメモリに蓄えておいて処理の迅速化を図
る情報処理装置では、ストア要求時にキヤツシユ
ミスヒツト（キヤツシユに登録されていないこ
と）が検出されると、キヤツシユへの登録はせず
に主記憶装置へのみストアする方式がある。この
ような従来の方式は、新しいデータがキヤツシユ
に登録されないため、ストアデータに対する後続
の参照時にキヤツシユミスヒツトとなり、キヤツ
シユのヒツト率が低下するという欠点がある。ま
た、キヤツシユにのみストアさせておき、そのブ
ロツクがキヤツシユから消去されるときに初めて
主記憶装置の更新を行うメモリスワツプ方式（情
報処理Vo1.21No.4pp336参照）も知られているが、
この場合は、ストア要求時にキヤツシユミスヒツ
トが検出されると、主記憶装置からストアアドレ
スを含むブロツクをキヤツシユへ一旦読出した後
該キヤツシユのブロツクにストアするようにして
いる。このため、主記憶装置からキヤツシユへの
ブロツク転送が必要であるから、その間キヤツシ
ユへのアクセスは大幅に制限されるという欠点が
ある。特に、ストア要求が連続するような場合は
性能低下が著しい。 本発明の目的は、上述の従来の欠点を解決し、
大容量キヤツシユ（例えば主記憶容量の1/10程度
の容量）を有するような装置で、大量のデータを
連続するような場合（例えばムーブ・ロング命
令）においても充分使用することができ、キヤツ
シユミスヒツト時における主記憶装置からの転送
を最小限にしてキヤツシユへのストアを行うよう
にして所要時間を短縮したキヤツシユストア方式
を提供することにある。なお、本方式はメモリス
ワツプ方式によるものであるからキヤツシユヒツ
ト率が低下することはない。 本発明は、共用主記憶装置のデータの一部をブ
ロツク単位に保持するキヤツシユメモリをそれぞ
れ有する複数の情報処理装置におけるキヤツシユ
ミスヒツト時に、前記複数の情報処理装置の内の
ある情報処理装置のキヤツシユメモリへ前記共用
主記憶装置の連続するアドレスのデータを転送し
てストアするキヤツシユストア方式において、ス
トア要求の開始アドレスおよび終了アドレスを含
む二つのブロツクデータを転送しこの二つのブロ
ツクデータにはさまれた中間のブロツクデータの
全部または一部の転送を省略することを特徴とす
る。 次に、本発明について、図面を参照して詳細に
説明する。 図は本発明の一実施例を示すブロツク図であ
る。すなわち、ストア要求元（例えば演算制御部
等）とのインタフエース１〜４および主記憶装置
とのインタフエース５〜９を有する。ストア要求
元からは、インタフエース１を介して要求コード
が入力され、同時にインタフエース２にストア開
始アドレスが入力される。またインタフエース３
には書込バイトの位置指定を伴つた要求コード１
つ当り１ワード（８バイト）のデータが入力し書
込データバツフア７０に蓄積される。インタフエ
ース１から入力した要求コードはバツフアレジス
タ２０を介して要求コードレジスタ３０に保持さ
れる。本実施例においては、主記憶装置からの転
送をできるだけ少なくするために、要求コード中
に、キヤツシユミスヒツトでもキヤツシユメモリ
への書込みを行うことを示すキヤツシユストアフ
ラグビツトCSFと、一連のストア動作の開始を示
すストア開始フラグビツトSSFおよびストア終了
を示すストア終了フラグビツトSEFを含んでい
る。 また、インタフエース２から入力した開始アド
レス（論理アドレス）は、要求アドレスレジスタ
２１に保持された後アドレス変換バツフア２２に
よつて物理アドレスに変換されて、要求アドレス
レジスタ３１に保持される。 転送回数判定回路４０は、前記要求コードレジ
スタ３０のうちストア開始フラグビツトSSFおよ
び要求アドレスレジスタ３１のブロツク内ワード
アドレス（本実施例ではキヤツシユのブロツクサ
イズを32バイトとしているのでアドレスの下位５
ビツトのうち上位２ビツト）を参照して転送回数
を定める。転送を１回に８バイトずつ行なう場合
は、ブロツク内ワードアドレスと転送回数の関係
は第１表に示すようになる。
装置におけるキヤツシユストア方式に関し、特に
ストアワツプ方式を採用している場合のキヤツシ
ユミスヒツト時におけるキヤツシユメモリへのス
トア方式に関する。 従来、キヤツシユメモリを備えて主記憶装置の
情報のうち使用度の高い部分をブロツク単位でキ
ヤツシユメモリに蓄えておいて処理の迅速化を図
る情報処理装置では、ストア要求時にキヤツシユ
ミスヒツト（キヤツシユに登録されていないこ
と）が検出されると、キヤツシユへの登録はせず
に主記憶装置へのみストアする方式がある。この
ような従来の方式は、新しいデータがキヤツシユ
に登録されないため、ストアデータに対する後続
の参照時にキヤツシユミスヒツトとなり、キヤツ
シユのヒツト率が低下するという欠点がある。ま
た、キヤツシユにのみストアさせておき、そのブ
ロツクがキヤツシユから消去されるときに初めて
主記憶装置の更新を行うメモリスワツプ方式（情
報処理Vo1.21No.4pp336参照）も知られているが、
この場合は、ストア要求時にキヤツシユミスヒツ
トが検出されると、主記憶装置からストアアドレ
スを含むブロツクをキヤツシユへ一旦読出した後
該キヤツシユのブロツクにストアするようにして
いる。このため、主記憶装置からキヤツシユへの
ブロツク転送が必要であるから、その間キヤツシ
ユへのアクセスは大幅に制限されるという欠点が
ある。特に、ストア要求が連続するような場合は
性能低下が著しい。 本発明の目的は、上述の従来の欠点を解決し、
大容量キヤツシユ（例えば主記憶容量の1/10程度
の容量）を有するような装置で、大量のデータを
連続するような場合（例えばムーブ・ロング命
令）においても充分使用することができ、キヤツ
シユミスヒツト時における主記憶装置からの転送
を最小限にしてキヤツシユへのストアを行うよう
にして所要時間を短縮したキヤツシユストア方式
を提供することにある。なお、本方式はメモリス
ワツプ方式によるものであるからキヤツシユヒツ
ト率が低下することはない。 本発明は、共用主記憶装置のデータの一部をブ
ロツク単位に保持するキヤツシユメモリをそれぞ
れ有する複数の情報処理装置におけるキヤツシユ
ミスヒツト時に、前記複数の情報処理装置の内の
ある情報処理装置のキヤツシユメモリへ前記共用
主記憶装置の連続するアドレスのデータを転送し
てストアするキヤツシユストア方式において、ス
トア要求の開始アドレスおよび終了アドレスを含
む二つのブロツクデータを転送しこの二つのブロ
ツクデータにはさまれた中間のブロツクデータの
全部または一部の転送を省略することを特徴とす
る。 次に、本発明について、図面を参照して詳細に
説明する。 図は本発明の一実施例を示すブロツク図であ
る。すなわち、ストア要求元（例えば演算制御部
等）とのインタフエース１〜４および主記憶装置
とのインタフエース５〜９を有する。ストア要求
元からは、インタフエース１を介して要求コード
が入力され、同時にインタフエース２にストア開
始アドレスが入力される。またインタフエース３
には書込バイトの位置指定を伴つた要求コード１
つ当り１ワード（８バイト）のデータが入力し書
込データバツフア７０に蓄積される。インタフエ
ース１から入力した要求コードはバツフアレジス
タ２０を介して要求コードレジスタ３０に保持さ
れる。本実施例においては、主記憶装置からの転
送をできるだけ少なくするために、要求コード中
に、キヤツシユミスヒツトでもキヤツシユメモリ
への書込みを行うことを示すキヤツシユストアフ
ラグビツトCSFと、一連のストア動作の開始を示
すストア開始フラグビツトSSFおよびストア終了
を示すストア終了フラグビツトSEFを含んでい
る。 また、インタフエース２から入力した開始アド
レス（論理アドレス）は、要求アドレスレジスタ
２１に保持された後アドレス変換バツフア２２に
よつて物理アドレスに変換されて、要求アドレス
レジスタ３１に保持される。 転送回数判定回路４０は、前記要求コードレジ
スタ３０のうちストア開始フラグビツトSSFおよ
び要求アドレスレジスタ３１のブロツク内ワード
アドレス（本実施例ではキヤツシユのブロツクサ
イズを32バイトとしているのでアドレスの下位５
ビツトのうち上位２ビツト）を参照して転送回数
を定める。転送を１回に８バイトずつ行なう場合
は、ブロツク内ワードアドレスと転送回数の関係
は第１表に示すようになる。
【表】
該転送回数は、ブロツク転送制御４１に与えら
れ、保持される。一方、ブロツク転送制御４１
は、キヤツシユストアフラグビツトCSFおよびス
トア開始フラグSSFが共に“１”であり、かつ、
キヤツシユデイレクトリ５０の出力と要求アドレ
スレジスタ３１の出力とが比較回路５１で比較さ
れミスヒツトが検出されて制御線５０３が“１”
にセツトされたときは、インタフエース７を介し
て主記憶装置にブロツク転送を要求する。このと
き、ブロツク転送アドレスは、要求アドレスレジ
スタ３１から、インタフエース８および９を介し
て主記憶装置へ送られる。主記憶装置からの読出
しデータ（ブロツクの最初から８バイトずつ）
は、インタフエース６を介して選択回路７１に入
力させる。また、リプライ信号は、インタフエー
ス５を介して前記ブロツク転送制御４１に入力さ
せる。ブロツク転送制御４１は、リプライ信号の
回数をカウントし、前記転送回数判定回路４０か
ら与えられた転送回数と比較し、一枚の有無をキ
ヤツシユメモリ書込制御８０に報告する。キヤツ
シユメモリ書込制御８０は、リプライ信号の回数
が転送指示回数と一致するまでは、インタフエー
ス６からのリプライデータ（８バイト）をキヤツ
シユメモリ６０へ書込むように選択回路７１を制
御する。そして、リプライ信号の回数が転送指向
回数と一致したとき、すなわち最終の転送時にお
いては、前記書込データバツフア７０のデータ
と、主記憶装置からのリプライデータとを書込バ
イト位置指定７０−１の各指示ビツトに対応させ
てキヤツシユメモリ６０へ書込むように選択回路
７１を制御する。選択回路７１によるキヤツシユ
メモリへの書込データの選択は、第２表に示すよ
うになる。
れ、保持される。一方、ブロツク転送制御４１
は、キヤツシユストアフラグビツトCSFおよびス
トア開始フラグSSFが共に“１”であり、かつ、
キヤツシユデイレクトリ５０の出力と要求アドレ
スレジスタ３１の出力とが比較回路５１で比較さ
れミスヒツトが検出されて制御線５０３が“１”
にセツトされたときは、インタフエース７を介し
て主記憶装置にブロツク転送を要求する。このと
き、ブロツク転送アドレスは、要求アドレスレジ
スタ３１から、インタフエース８および９を介し
て主記憶装置へ送られる。主記憶装置からの読出
しデータ（ブロツクの最初から８バイトずつ）
は、インタフエース６を介して選択回路７１に入
力させる。また、リプライ信号は、インタフエー
ス５を介して前記ブロツク転送制御４１に入力さ
せる。ブロツク転送制御４１は、リプライ信号の
回数をカウントし、前記転送回数判定回路４０か
ら与えられた転送回数と比較し、一枚の有無をキ
ヤツシユメモリ書込制御８０に報告する。キヤツ
シユメモリ書込制御８０は、リプライ信号の回数
が転送指示回数と一致するまでは、インタフエー
ス６からのリプライデータ（８バイト）をキヤツ
シユメモリ６０へ書込むように選択回路７１を制
御する。そして、リプライ信号の回数が転送指向
回数と一致したとき、すなわち最終の転送時にお
いては、前記書込データバツフア７０のデータ
と、主記憶装置からのリプライデータとを書込バ
イト位置指定７０−１の各指示ビツトに対応させ
てキヤツシユメモリ６０へ書込むように選択回路
７１を制御する。選択回路７１によるキヤツシユ
メモリへの書込データの選択は、第２表に示すよ
うになる。
【表】
すなわち、ストア開始のアドレスを含むブロツ
クの最初から１ワード（８バイト）ずつ主記憶装
置から転送されてキヤツシユメモリ６０に書込ま
れ、最後の転送時には書込バイト位置指定に対応
して第２表に示すように転送データ又は書込デー
タバツフア７０からのデータが書込まれる。 次に、要求元からの要求コードのキヤツシユス
トアフラグビツトCSFが“１”であり、他のフラ
グビツトが“０”である要求コードが（前述のス
トア開始フラグビツトSSFが“１”である要求コ
ードに続いて）入力して来ると、該要求コードは
レジスタ３０にストアされ、要求アドレスが要求
アドレスレジスタ３１へセツトされる。このと
き、ブロツク転送制御４１は、キヤツシユミスヒ
ツトであつても転送要求を出さない。そして、メ
モリ書込制御８０に、制御線４０３によつて書込
データバツフア７０からの書込みデータを選択回
路７１で選択してキヤツシユメモリ６０へ書込む
ことを通知する。従つて、一連のストア動作のう
ち、最初と最後を除く（途中の）要求に対して
は、キヤツシユミスヒツトであつても、キヤツシ
ユヒツトであつても同一の動作を行なうことにな
る。 そして、最後に、一連のストア連続要求のうち
最後の要求コードが、要求コードレジスタ３０に
セツトされると、該要求コードのキヤツシユスト
アフラグビツトCSFは“１”であり、ストア終了
フラグビツトSEFが“１”であることから、転送
回数判定回路４０は、要求アドレスレジスタ３１
のブロツク内ワードアドレス（下位５ビツトのう
ち上位２ビツト）を参照して下記第３表により転
送回数を決定する。
クの最初から１ワード（８バイト）ずつ主記憶装
置から転送されてキヤツシユメモリ６０に書込ま
れ、最後の転送時には書込バイト位置指定に対応
して第２表に示すように転送データ又は書込デー
タバツフア７０からのデータが書込まれる。 次に、要求元からの要求コードのキヤツシユス
トアフラグビツトCSFが“１”であり、他のフラ
グビツトが“０”である要求コードが（前述のス
トア開始フラグビツトSSFが“１”である要求コ
ードに続いて）入力して来ると、該要求コードは
レジスタ３０にストアされ、要求アドレスが要求
アドレスレジスタ３１へセツトされる。このと
き、ブロツク転送制御４１は、キヤツシユミスヒ
ツトであつても転送要求を出さない。そして、メ
モリ書込制御８０に、制御線４０３によつて書込
データバツフア７０からの書込みデータを選択回
路７１で選択してキヤツシユメモリ６０へ書込む
ことを通知する。従つて、一連のストア動作のう
ち、最初と最後を除く（途中の）要求に対して
は、キヤツシユミスヒツトであつても、キヤツシ
ユヒツトであつても同一の動作を行なうことにな
る。 そして、最後に、一連のストア連続要求のうち
最後の要求コードが、要求コードレジスタ３０に
セツトされると、該要求コードのキヤツシユスト
アフラグビツトCSFは“１”であり、ストア終了
フラグビツトSEFが“１”であることから、転送
回数判定回路４０は、要求アドレスレジスタ３１
のブロツク内ワードアドレス（下位５ビツトのう
ち上位２ビツト）を参照して下記第３表により転
送回数を決定する。
【表】
該転送回数は、転送制御４１に与えられ保持さ
れるが、要求コードレジスタ３０のうちキヤツシ
ユストアフラグビツトCSFおよびストア終了フラ
グビツトSEFが共に“１”であり、かつ、キヤツ
シユデイレクトリ５０の出力と要求アドレスレジ
スタ３１の出力とが比較判定回路５１によりミス
ヒツトが検出された場合に限り有効となる。転送
制御４１が上記有効性を判別し、有効のときは、
インタフエース７を介して主記憶装置へ転送要求
を出す。このとき、要求アドレスは、要求アドレ
スレジスタ３１からインタフエース８，９を介し
て主記憶装置へ送られている。主記憶装置から
は、該アドレスを含むブロツク内ワード（８バイ
ト）がリプライデータとしてインタフエース６を
介して選択回路７１に送られ、次々と１ワードず
つ転送される。また、リプライ信号は、インタフ
エース５を介して転送制御４１に入力される。転
送制御４１は、保持している転送指示回数と、リ
プライ信号の回数とを比較する。最初のリプライ
信号であれば、キヤツシユメモリ書込制御８０に
その旨報告し、キヤツシユメモリ書込制御８０
は、選択回路７１を制御して、要求元からの書込
みデータを保持する書込みデータバツフア７０の
データＷを書込バイト位置指定７０−１に従つて
選択してキヤツシユメモリ６０に書込ませ、他の
部分へは主記憶装置からの転送データＭを選択し
て書込ませる。書込バイト位置指定（８ビツト）
と選択回路７１の出力（８バイト）との関係は下
記第４表の通りである。
れるが、要求コードレジスタ３０のうちキヤツシ
ユストアフラグビツトCSFおよびストア終了フラ
グビツトSEFが共に“１”であり、かつ、キヤツ
シユデイレクトリ５０の出力と要求アドレスレジ
スタ３１の出力とが比較判定回路５１によりミス
ヒツトが検出された場合に限り有効となる。転送
制御４１が上記有効性を判別し、有効のときは、
インタフエース７を介して主記憶装置へ転送要求
を出す。このとき、要求アドレスは、要求アドレ
スレジスタ３１からインタフエース８，９を介し
て主記憶装置へ送られている。主記憶装置から
は、該アドレスを含むブロツク内ワード（８バイ
ト）がリプライデータとしてインタフエース６を
介して選択回路７１に送られ、次々と１ワードず
つ転送される。また、リプライ信号は、インタフ
エース５を介して転送制御４１に入力される。転
送制御４１は、保持している転送指示回数と、リ
プライ信号の回数とを比較する。最初のリプライ
信号であれば、キヤツシユメモリ書込制御８０に
その旨報告し、キヤツシユメモリ書込制御８０
は、選択回路７１を制御して、要求元からの書込
みデータを保持する書込みデータバツフア７０の
データＷを書込バイト位置指定７０−１に従つて
選択してキヤツシユメモリ６０に書込ませ、他の
部分へは主記憶装置からの転送データＭを選択し
て書込ませる。書込バイト位置指定（８ビツト）
と選択回路７１の出力（８バイト）との関係は下
記第４表の通りである。
【表】
Claims (1)
- １ 共用主記憶装置のデータの一部をブロツク単
位に保持するキヤツシユメモリをそれぞれ有する
複数の情報処理装置におけるキヤツシユミスヒツ
ト時に、前記複数の情報処理装置の内のある情報
処理装置のキヤツシユメモリへ前記共用主記憶装
置の連続するアドレスのデータを転送してストア
するキヤツシユストア方式において、ストア要求
の開始アドレスおよび終了アドレスを含む二つの
ブロツクデータを転送しこの二つのブロツクデー
タにはさまれた中間のブロツクデータの全部また
は一部の転送を省略することを特徴とするキヤツ
シユストア方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56071468A JPS57189385A (en) | 1981-05-14 | 1981-05-14 | Cashe storage system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56071468A JPS57189385A (en) | 1981-05-14 | 1981-05-14 | Cashe storage system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57189385A JPS57189385A (en) | 1982-11-20 |
| JPH0255814B2 true JPH0255814B2 (ja) | 1990-11-28 |
Family
ID=13461454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56071468A Granted JPS57189385A (en) | 1981-05-14 | 1981-05-14 | Cashe storage system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57189385A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0926912A (ja) * | 1995-07-07 | 1997-01-28 | Nec Corp | キャッシュメモリのストア処理方式 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53148344A (en) * | 1977-05-31 | 1978-12-23 | Fujitsu Ltd | Data storage system to buffer memory unit |
| JPS5475231A (en) * | 1977-11-29 | 1979-06-15 | Fujitsu Ltd | Buffer memory control system |
-
1981
- 1981-05-14 JP JP56071468A patent/JPS57189385A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57189385A (en) | 1982-11-20 |
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