JPH03225541A - キャッシュメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は中央処理装置が高速に主記憶装置内のデータ
をアクセスするために設けられるキャッシュメモリ装置
に関するものである。

〔従来の技術〕

第２図は例えばＲｅ５ｔｏｎ　Ｐｕｂｆｉｓｈｉｎｇ　
Ｃｏｍｐａｎｙ＋Ｉｎｃ、　（１９８３年バージニア）
発行ｒＨＩＧＨ５ＰＥＥＤ　ＭＥＭＯＲＹ　ＳＹＳＴＥ
ＭＪの１８．１９ページに示すような、主記憶装置のデ
ータの一部をバッファリングし、中央処理装置からのデ
ータ・アクセス要求に従ってデータの読み出し・書き込
みを行うキャッシュメモリ装置を含むブロック図である
。第２図において、１３はデータを処理するための演算
・制御を行う中央処理装置、７はデータ処理に必要なデ
ータを格納する主記憶装置、１４は中央処理装置が高速
に主記憶装置７内のデータをアクセスするために設けら
れたキャッシュメモリ装置である。

キャッシュメモリ装置１４は、＃御部２、ディレクトリ
メモリ３、キャッシュメモリ４、データスイッチ９、お
よびアドレススイッチＩＯを備えている。キャッシュメ
モリ装置１４の上記各構成要素の詳細は下記の動作説明
において述べる。中央処理装置１３とキャッシュメモリ
装置１４とはアドレス線１とデータ線５とにより接続さ
れている。

キャッシュメモリ装置１４と主記憶装置７とは主記憶ア
ドレス線６と主記憶データ線８とにより接続されている
。

また、図示していないがキャッシュメモリ装置１４内の
制御部２と中央処理装置１３との間には中央処理装置１
３からのアクセス要求を制御部２へ伝えるためのアクセ
ス要求線等の通信を行うための数本の制御線が設けられ
ている。

次にこの従来例の動作について説明する。

中央処理装置１３からアドレス線１で示されたアドレス
に対して、読み出しまたは書き込みのアクセス要求があ
った時に、キャッシュメモリ装置１４の制御部２はアク
セスアドレスを用いてディレクトリメモリ３の内容を参
照し、そのアクセスアドレスに対応するアクセスデータ
がキャッシュメモリ４に格納されているかを調べる。ア
クセスデータがキャッシュメモリ４に格納されている場
合（ヒツトという）は、制御部２はデータスイッチ９を
制御し、中央処理装置１３からのアクセス要求の内容に
従って、読み出し要求の場合はキャッシュメモリ４内の
アクセスデータの値をデータ線５に出力し中央処理装置
１３に取り込む。書き込み要求の場合はデータ線５に中
央処理装置１３から出力されているデータをキャッシュ
メモリ４に書き込む。

アクセスデータがキャッシュメモリ４に格納されていな
い場合（ミスヒントという）は、制御部２はデータスイ
ッチ９及びアドレススイッチ１０を制御し、アクセスア
ドレスを主記憶アドレス線６に出力しアクセスアドレス
に対応する主記憶装置７内のアドレスデータを主記憶装
置７がら主記憶データ線８を介してキャッシュメモリ４
に書き込み、その際中央処理装置１３からのアクセス要
求が読み出し要求である場合主記憶装置７からキャッシ
ュメモリ４へのデータがデータ線５に出力され、中央処
理装置１３はこれを取り込む。また書き込み要求である
場合は主記憶装置７からのブタの代わりに中央処理装置
１３からデータ線５に出力されているアクセスデータが
キャッシュメモリ４に書き込まれる。主記憶装置７から
キャッシュメモリ４へのデータ転送の際にキャッシュメ
モリ４内のデータを主記憶装置７内のデータとの対応関
係を示すディレクトリメモリ３の内容を更新する。

主記憶装置７はキャッシュメモリ４に比べ処理速度が遅
く、キャッシュメモリ装置１４においては、アクセスす
るデータがキャッシュメモリ４内にあるか否かによって
主記憶装置７をアクセスするか否かが異なるため、アク
セスに要する時間が場合によって異なるが、中央処理装
置１３はキャッシュメモリ４からのｂｕｓｙ信号又はｒ
ｅａｄｙ信号等キャッシュメモリ装置１４の状態を示す
通信線によってデータ線５上の読み出しデータの有効性
やアクセス動作の終了を知ることができる。

−船釣にキャッシュメモリ４の内容は数データ毎にブロ
ック分けされており、中央処理装置１３からのアクセス
データがキャッシュメモリ４内にない場合、アクセスさ
れたデータのみでなくそのデータが属するブロック共、
主記憶装置７がらキャッシュメモリ４に読み込まれる。

この様に構成することによって、キャッシュメモリ４内
に中央処理装置１３からアクセスされたデータがない場
合、主記憶装置７からアクセスされたデータを含むブロ
ックがキャッシュメモリ４に転送され、通常中央処理装
置１３によって処理されるデータは、主記憶装置７内で
ある程度局所的に存在するため、このようにキャッシュ
メモリ４をブロック分けすることによってキャッシュメ
モリ４のヒント率を高くすることができる。

〔発明が解決しようとする課題〕

上述したように従来のキャッシュメモリ装置では、キャ
ッシュメモリがミスヒントした際、主記憶装置からのデ
ータの転送をブロック単位で行うため、主記憶装置から
キャッシュメモリへのプロ／り転送を行っている間、中
央処理装置からの次のアクセス要求を受は付けられない
という問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、主記憶装置からのデータ転送の最中でも次の
アクセス要求を受は付は実行することができるキャッシ
ュメモリ装置を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るキャッシュメモリ装置は、キャッシュメ
モリ４に中央処理装置１３がアクセスするアクセスデー
タが格納されていない場合にそのアクセスデータのアド
レスを格納するミスヒツトアドレスレジスタ２０と、キ
ャッシュメモリ４に上記アクセスデータが格納されてい
ない場合に主記憶装置７からキャッシュメモリ４にデー
タを転送している間、次のデータアクセス要求のアクセ
スアドレスをミスヒントアドレスレジスタ２０の値と比
較する比較部２２と、この比較部２２で比較された内容
が一致し、かつアクセス要求のあったデータがすでに主
記憶装置７からキャンシュメモリ４に読み込まれている
場合は、主記憶装置７からキャッシュメモリ４への他の
データの読み込みを行うと共に、アクセス要求のあった
データをキャッシュメモリ４から読み出すための制御を
行う制御部２３とを備えたことを特徴とするものである
。

〔作用〕

ミスヒツトアドレスレジスタ２０はキャッシュメモリ４
に中央処理装置１３がアクセスするアクセスデータが格
納されていない場合にそのアクセスデータのアドレスを
格納する。比較部２２は、キャッシュメモリ４に上記ア
クセスデータが格納されていない場合に主記憶装置７か
らキャッシュメモリ４にデータを転送している間、次の
データアクセス要求のアクセスアドレスを、ミスヒツト
アドレスレジスタ２０の値と比較する。制御部２３は、
比較部２２で比較された内容が一致し、かつアクセス要
求のあったデータがすでに主記憶装置７からキャッシュ
メモリ４に読み込まれている場合は、主記憶装置７から
キャッシュメモリ４への他のデータの読み込みを行うと
共に、アクセス要求のあったデータをキャッシュメモリ
４から読み出すための制御を行う。したがって、主記憶
装置７からのデータ転送と同時にキャッシュメモリ４か
らデータが読み出される。

〔実施例〕

第１図はこの発明の一実施例に係るキャンシュメモリ装
置を含むブロック図である。第１図において、第２図に
示す構成要素に対応するものには同一の符号を付し、そ
の説明を省略する。第１図において、１１はキャッシュ
メモリ４にデータを書き込む際の書き込みアドレスを格
納する書き込み用アドレスレジスタ、１２はキャッシュ
メモリ４からデータを読み出す際の読み出しアドレスを
格納する読み出し用アドレスレジスタ、２１は数データ
毎にブロック分けされたブロック内のデータに対応し個
々のデータが主記憶装置７から転送完了したか否かを示
すフラグ（フラグ群）、２゜ハキャッシュメモリ４に中
央処理装置１３がアクセスするアクセスデータが格納さ
れていない場合にそのアクセスデータのアドレスを格納
するミスヒントアドレスレジスタ、２２はキャッシュメ
モリ４に上記アクセスデータが格納されていない場合に
主記憶装置７からキャッシュメモリ４にブタを転送して
いる間、次のデータアクセス要求のアクセスアドレスを
、ミスヒツトアドレスレジスタ２０の値と比較する比較
部、２３は比較部２２で比較された内容が一致し、かつ
アクセス要求のあったデータがすでに主記憶装置７から
キャッシュメモリ４に読み込まれている場合は、主記憶
装置７からキャッシュメモリ４への他のデータの読み込
みを行うと共に、アクセス要求のあったデータをキャッ
シュメモリ４から読み出すための制御を行う制御部であ
る。この実施例のキャッシュメモリ装置１５は、ディレ
クトリメモリ３、キャッシュメモリ４、データスイッチ
９、書き込み用アドレスレジスタ１１、読み出し用アド
レスレジスタ１２、ミスヒントアドレスレジスタ２０、
フラグ２１、比較部２２、および制御部２３を備えてい
る。

次にこの実施例の動作について説明する。ミスヒツトア
ドレスレジスタ２０は中央処理装置１３からのアドレス
線１に接続されミスヒツトしたデータのアドレスを格納
する。ブロック内のデータに対応し、個々のデータが主
記憶装置７から転送完了したか否かを示すフラグ群２１
は制御部２３に接続され、制御部２３はその値を制御す
る。ミスヒツトアドレスレジスタ２０の値と中央処理袋
？１ｆ１３からのアクセスデータのアドレスとを比較す
る比較部２２は、例えば制御部２３の一部として実現さ
れる。また、この実施例ではキャッシュメモリ４にアク
セスするためのアドレスが書き込み用アドレスレジスタ
１１と読み出し用アドレスレジスタ１２との二つに分か
れて格納されており異なったアドレスに対して同時に書
き込みと読み出しを行うことが出来る。

このような構成によるキャッシュメモリ４は、ミスヒン
トすると主記憶装置７からのデータ読み込みを開始する
と同時にミスヒントアドレスレジスタ２０にミスヒント
したデータのアドレスを書き込む。また主記憶装置７か
らキャッシュメモリ４へのブロックの読み込みが１デー
タづつ実行されていくと同時に、制御部２３はブロック
内のデータに対応するフラグ２１をデータの読み込み完
了を示すためにＯＮにする。この主記憶装置７からのデ
ータ転送の最中に中央処理装置１３からの次のアクセス
要求があった場合、本構成によるキャッシュメモリ装置
１５は通常のキャッシュメモリ装置と同様ディレクトリ
メモリ３のアドレスとアクセスアドレスとを比較すると
同時にミスヒントアドレスレジスタ２０の値とアクセス
アドレスとを比較する。ミスヒントアドレスレジスタ２
０の値とアクセスアドレスの値とが異なる場合は通常の
キャッシュメモリ装置と同様に動作するが、ミスヒツト
アドレスレジスタ２０の値とアクセスアドレスの値とが
一致する場合は、アクセス要求のあったデータは主記憶
装置７から転送の最中であることが分かるのでさらにフ
ラグを調べ、アクセス要求のあったデータがすでに主記
憶装置７からキャッシュメモリ４に読み込まれている場
合は、主記憶装置７からキャッシュメモリ４への他のデ
ータの読み込みを行うと共に、アクセス要求のあったデ
ータをキャッシュメモリ４から読み出す。

これによってこのキャッシュメモリ装ｆ１５はミスヒン
トによって主記憶装置７からのブロック読み込みの最中
であっても、直後のアクセス要求が同一のブロックに属
するデータの場合は、主記憶装置７からのブロック読み
込みの完了を待つ必要がないため、従来のキャッシュメ
モリ装置よりも高速にアクセスを行うことができる。

このように、この実施例ではキャッシュメモリのミスヒ
ツトによって主記憶装置からキャッシュメモリに対して
ブロック転送を行う際に転送中のブロックのアドレスを
記憶し、次のアクセス要求のアドレスと比較し、また個
々のデータの転送終了フラグを参照することによって、
次の転送中のブロック内に要求されたデータがあるか否
か判定する。またキャッシュメモリのアドレスレジスタ
を読み出しと書き込みとに分けたため、主記憶装置から
キャッシュメモリに対するブロック転送の最中であって
もキャッシュメモリからの読み出しが行えるように構成
しである。従って、キャッシュメモリがミスヒツトし、
主記憶装置からのブロック転送を行っている最中であっ
ても次のアクセスデータのアドレスがミスヒツトしたデ
ータと同じブロックに属している場合、ブロック転送の
完了を待つ必要なく次のアクセスを実行できるため、従
来のキャッシュメモリ装置よりも高速にデータのアクセ
スが行える。

〔発明の効果〕

以上のように本発明によれば、キャッシュメモリにアク
セスデータが格納されていない場合にそのアクセスデー
タのアドレスを格納するミスヒツトアドレスレジスタと
、キャッシュメモリにアクセスデータが格納されていな
い場合に主記憶装置からキャッシュメモリにデータを転
送している間、次のデータアクセス要求のアクセスアド
レスをミスヒントアドレスレジスタの値と比較する比較
部と、この比較部で比較された内容が一致し、かつアク
セス要求のあったデータがすでに主記憶装置からキャッ
シュメモリに読み込まれている場合は、主記憶装置から
キャッシュメモリへの他のデータの読み込みを行うと共
に、アクセス要求のあったデータをキャッシュメモリか
ら読み出すための制御を行う制御部とを備えて構成した
ので、キャッシュメモリがミスヒントし、主記憶装置か
らのブロック転送が行われている最中であっても次のア
クセスデータのアドレスがミスヒントしたデータと同じ
ブロックに属している場合、ブロック転送の完了を待つ
必要なく次のアクセスを実行でき、したがってデータア
クセスの高速化が更に図れるという効果が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るキャッシュメモリ装
置を含むブロック図、第２図は従来のキャッシュメモリ
装置を含むブロック図である。 ４・・・キャッシュメモリ、７・・・主記憶装置、１３
・・・中央処理装置、工５・・・キャッシュメモリ装置
、２２・・・比較部、２３・・・制御部。

Claims (1)

【特許請求の範囲】
1. 中央処理装置と主記憶装置との間に接続され、かつ複数
   個のデータがひと固まりのブロックとして記憶されるキ
   ャッシュメモリを備えたキャッシュメモリ装置において
   、上記キャッシュメモリに上記中央処理装置がアクセス
   するアクセスデータが格納されていない場合にそのアク
   セスデータのアドレスを格納するミスヒットアドレスレ
   ジスタと、上記キャッシュメモリに上記アクセスデータ
   が格納されていない場合に上記主記憶装置から上記キャ
   ッシュメモリにデータを転送している間、次のデータア
   クセス要求のアクセスアドレスを上記ミスヒットアドレ
   スレジスタの値と比較する比較部と、この比較部で比較
   された内容が一致し、かつアクセス要求のあったデータ
   がすでに上記主記憶装置から上記キャッシュメモリに読
   み込まれている場合は、上記主記憶装置から上記キャッ
   シュメモリへの他のデータの読み込みを行うと共に、ア
   クセス要求のあったデータを上記キャッシュメモリから
   読み出すための制御を行う制御部とを備えたことを特徴
   とするキャッシュメモリ装置。