JPH0256033A - マイクロプログラム網羅率測定方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はマイクロプロ、ダラムの制御により作動する情
報処理装置のマイクロプログラム網羅率測定方式に関す
る。

［従来の技術］ 従来のマイクロプログラム網羅率測定方式には、次の２
種類の方式がある。

（１）各マイクロ命令に、そのマイクロ命令を実行した
ことを表すｖビットを設け、マイクロプログラムを作動
させた後、Ｖビットが“１”のマイクロ命令が実行され
たと判断する方式。

（２）各マイクロ命令に付随する誤り訂正コード（Ｅ　
ＣＣ）を予め１ビット反転させておき、マイクロプログ
ラムを作動させた後に、ＥＣＣが正しく修正されている
マイクロ命令が実行されたものと判断する方式。

［発明が解決しようとする課題］ 上述した従来のマイクロプログラム網羅率測定方式には
、それぞれ次のような欠点がある。

（１）の方式は、各マイクロ命令に設定されたＶビット
（実行済表示フラグ）により網羅率を測定する方式なの
で、Ｖビットの値を判断する為にサービスプロセッサで
マイクロプログラムを全部吸い上げて、表示装置或いは
プリンタに出力しなければならない。そのために、マイ
クロプログラムを吸い上げる為のバスが必要となる。ま
た、全マイクロプログラム吸い上げの処理にはかなりの
時間がかかる為、網羅率をＤＩ定するときはシステム運
用を停止しなければならない。

（２）の方式は、ＥＣＣの修正を利用して網羅率を測定
する方式であるが、ＥＣＣが正しいか否かというのはひ
と目見ただけでは判別できない。従って、ＥＣＣが１ビ
ット反転しているか、正しく修正されているかを判別す
る為のツールが必要である。また、ＥＣＣの判別をサー
ビスプロセッサで処理するとすれば、（１）の方式と同
様に、全マイクロ命令のＥＣＣを吸い上げる為のバスが
必要であり、更に網羅率を測定するときはシステム運用
を停止しなければならない。

また、（１）の方式の場合、各マイクロ命令毎にＶビッ
ト（実行済表示フラグ）を設ける為、マイクロプログラ
ム格納用メモリの横幅を１ビツト増やす必要があり、ハ
ードウェア量が増える。

［課題を解決するための手段］ 本発明によるマイクロプログラム網羅率測定方式の１つ
は、マイクロ命令を記憶するマイクロプログラム格納用
メモリを有し、マイクロプログラムの制御により作動し
、主記憶装置とインタフェースをもつ情報処理装置に於
いて、 前記マイクロプログラム格納用メモリが記憶できるマイ
クロ命令の語数以上のフリップフロップをもつトレース
レジスタと、 １つのマイクロ命令を実行する度に該マイクロ命令のア
ドレスをデコードしたデータを前記トレースレジスタに
オアライトする第１のオアライト手段と、 前記トレースレジスタの内容を前記主記憶装置の所定の
アドレスにオアライトする第２のオアライト手段とを具
備し、 マイクロプログラム上の１つの事象が終了する度に前記
トレースレジスタの内容を前記主記憶装置に書き込むこ
とにより、実行したマイクロ命令のアドレスに対応する
ビットを主記憶装置上にセットする。

本発明によるマイクロプログラム網羅率測定方式の他の
１つは、マイクロ命令を一定の語数記憶できる複数個の
ページメモリから成るマイクロプログラム格納用メモリ
を有し、マイクロプログラムの制御により作動し、主記
憶装置とインタフェ−スをもつ情報処理装置に於いて、 前記ページメモリが記憶できるマイクロ命令の語数と同
数のフリップフロップをもつ・トレースレジスタと、 １つのマイクロ命令を実行する度に前記ページメモリ内
における該マイクロ命令のアドレスをデコードしたデー
タを前記トレースレジスタにオアライトする第１のオア
ライト手段と、 前記トレースレジスタの内容を前記主記憶装置の所定の
アドレスにオアライトする第２のオアライト手段とを具
備し、 更に前記主記憶装置上に前記トレースレジスタと同じサ
イズのトレースエリアを前記ページメモリ毎に準備し、 マイクロプログラムの命令シーケンスを他のページメモ
リへ移行させるマイクロ命令を実行したとき、及びマイ
クロプログラム上の１つの事象が終了する度に、前記ト
レースレジスタの内容を最近実行したマイクロ命令を含
む前記ページメモリに対応する前記トレースエリアに書
き込むことに′より、実行したマイクロ命令のアドレス
に対応するビットを主記憶装置上のトレースエリアにセ
ットする。

［実施例］ 次に本発明の実施例について図面を参照して説明する。

第゛１図は本発明の第１の実施例によるマイクロプログ
ラム網羅率測定方式が適用される情報処理装置の構成を
示すブロック図である。この第１の実施例では、網羅率
ｎ１定の対象となるマイクロプログラムのサイズ２５６
語に対してトレースレジスタ１０５を２５６ビツトにし
なければならないが、それは現実的でないので３２ビツ
ト×８のレジスタに分割した。

マイクロプログラム格納用メモリ１０１は、網羅率測定
の対象となる装置のマイクロプログラム（最大２５６語
）を格納し、測定対象装置はマイクロプログラムアドレ
スレジスタ１０２が保持するアドレスで指示されたマイ
クロ命令を実行する。

マイクロプログラムアドレスレジスタ１０２は８ピツト
レジスタで、上位３ビツトと下位５ビツトは夫々、アド
レス生成回路１０３とデコーダ１０４に送出される。デ
コーダ１０４は実行中のマイクロ命令のアドレス下位５
ビツトをデコードして３２ビツトデータとしてトレース
、レジスタ１０５に送出する。アドレス生成回路１０３
は実行中のマイクロ命令のアドレス上位３ビツトを受信
して、トレースレジスタ群１０５のライトアドレスを作
成し、１つのマイクロ命令を実行する度にデコーダ１０
４の出力データをトレースレジスタにオアライトする。

また、アドレス生成回路１０３はリードアドレスも作成
してセレクタ１０６へ送出する。トレースレジスタ群１
０５はデコーダ１０４の出力データを実行したマイクロ
命令のアドレスに対応するビットとして保持し、セレク
タ１０６を通してメモリアクセス制御部１０８に送出す
る。リクエストアドレスレジスタ１０７は、主記憶装置
上のトレースレジスタ群１０５のデータ格納領域のベー
スアドレスを保持し、事象終了信号１１１は、マイクロ
プログラム上の１つの事象終了を意味するマイクロ命令
を実行したときに有効となる。そして、メモリアクセス
制御部１０８は、′事象終了信号１１１を受信したとき
、リクエストアドレスレジスタ１０７が保持するアドレ
スを使って、アドレス生成回路１０３によって選択され
たトレースレジスタ群１０５のデータを主記憶装置にオ
アライトする。

次に、実行したマイクロ命令のアドレスをトレースして
いく動作を詳細に説明する。

マイクロプログラムアドレスレジスタ１０２が指示する
マイクロ命令を実行するとき、アドレスの下５ビットを
デコーダ１０４で３２ビツトにデコードしたデータをト
レースレジスタ群１０５の８個のレジスタの内、アドレ
ス生成回路１０３で指示されたレジスタにオアライトす
る。アドレス生成回路１０３は、レジスタ１０２の上位
３ビツトを使って、トレースレジスタを選択する。たと
えば、アドレス２５１１６＋のマイクロ命令を実行する
とき、トレースレジスタ１のビット５に“１”がセット
される。マイクロ命令のアドレスとトレ−スレジスタの
各ビットとの対応を第２図に示す。

次にトレースレジスタ群１０５の内容を主記憶装置に書
き込むときの動作を第３図、第４図を参照して説明する
。第３図はトレースレジスタ群１０５の内容を主記憶装
置に送出するタイミングチャートであり、第４図はマイ
クロプログラム中の、プロセスを示す図である。

現在、プロセスＡを実行中でかつアドレスｎを実行する
とき、事象終了信号１１１がセットされる。そして、ア
ドレス生成回路１０３がトレースレジスタ０を選択し、
セレクタ１０６を通してそのデータがメモリアクセス制
御部１０８に送出される。次に、メモリアクセス制御部
１０′Ｂは、リクエストアドレスレジスタ１０７の内容
を引き取り、主記憶装置上のそのアドレスにトレースレ
ジスタ０の内容をオアライトする要求を送出する。

主記憶装置からのリプライを受信すると、アドレス生成
回路１０３はアドレスを＋１してトレースレジスタ１を
選択する。そして、メモリアクセス制御部１０８がトレ
ースレジスタ７のデータを主記憶装置上にオアライトす
るまで、以上の動作を繰り返し、上記のメモリリクエス
トに対するリプライを受信した後に、次の割出し要因で
あるプロセスＢの開始アドレスｋがマイクロプログラム
アドレスレジスタ１０２にセットされて、プロセスＢの
処理が始まる。

以上の処理で、主記憶装置に書き込まれたトレース情報
は、サービスプロセッサが読み出すことにより、システ
ム運用中でも参照することができる。

第５図は本発明の第２の実施例によるマイクロプログラ
ム網羅率測定方式が適用される情報処理装置の構成を示
すブロック図である。この第２の実施例では、マイクロ
プログラム格納用メモリ１０１ａの容量を１に語とし、
２５６語のメモリ（以後、この単位を１ページと呼ぶ）
４個から構成されているものとする。また、１ページの
マイクロ命令と同数のフリップフロップ（Ｆ／Ｆ）をも
つトレースレジスタ１０５を、３２ビツトのレジスタ８
個で構成した。

マイクロプログラム格納用メモリ１０１ａは、網羅率測
定の対象となる゛装置のマイクロプログラム（最大１に
語）を格納し、測定対象装置はマイクロプログラムアド
レスレジスタ１０２ａが保持するアドレスで指示された
マイクロ命令を実行する。ＡＬＵ１０９は、マイクロプ
ログラムアドレスレジスタ１０２ａが保持するデータを
インクリメントして、セレクタ１］０に送出する。セレ
クタ１１０は、命令シーケンスを他のページに移行させ
るマイクロ命令を実行するときに、マイクロプログラム
格納用メモリ１０１ａから送出される飛び先アドレスと
、ＡＬＵ１０９からのアドレスとを選択して、マイクロ
プログラムアドレスレジスタ１０２ａへ送出する。マイ
クロプログラムアドレスレジスタ１０２ａは１０ビツト
レジスタで、上位５ビツト、下位５ビツトは夫々、アド
レス生成回路１０５とリクエストアドレスレジスタ１０
７、デコーダ１０４に送出される。デコーダ１０４は実
行中のマイクロ命令のアドレス下位５ビツトを３２ビツ
トデータにデコードして、トレースレジスタ群１０５に
送出する。トレースレジスタ群１０５は、８個のレジス
タから構成され、第６図に示すように、各レジスタは、
マイクロプログラムの各ページを３２語×８ブロックに
分割したときの各ブロックに対応する。そして、１つの
マイクロ命令が実行される度に、そのマイクロ命令を含
むブロックに対応するトレースレジスタは、デコーダ１
０４の出力データを、該マイクロ命令のブロック内アド
レスに対応するビットとして保持し、セレクタ１０６を
通してメモリアクセス制御部１０８ａに送出する。アド
レス生成回路１０３は、トレースレジスタ群１０５のラ
イトアドレスを作成し、デコーダ１０４の出力データを
オアライトする。また、アドレス生成回路１０３は、リ
ードアドレスも作成して、セレクタ１０６へ送出する。

リクエストアドレスレジスタ１０７は、主記憶装置上の
トレースレジスタ群１０５のデータ格納領域（以後、ト
レースエリアと呼ぶ）のベースアドレスを保持し、第７
図に示すように、マイクロプログラムアドレスレジスタ
１０２ａの上位２ビツトを加えて、マイクロプログラム
の各ページ毎に用意されたトレースエリアのアドレス（
ＭＯＤ８語）を作成する。

セーブ信号１１１ａは、命令シーケンスを他のページに
移行させるマイクロ命令の実行時、及びマイクロプログ
ラム上の１つの事象終了を意味するマイクロ命令を実行
したときに有効となる。そして、メモリアクセス制御部
１０８ａは、セーブ信号１１１ａを受信したとき、リク
エストアドレスレジスタ１０７が作成するアドレスを使
って、アドレス生成回路１０３によって選択されたトレ
ースレジスタ群１０５のデータを主記憶装置にオアライ
トする。

次に、実行したマイクロ命令のアドレスをトレースして
いく動作を詳細に説明する。

マイクロプログラムアドレスレジスタ１０２ａが指示す
るマイクロ命令を実行するとき、アドレスの下位５ビツ
トをデコーダ１０４で３２ビツトにデコードしたデータ
を、トレースレジスタ群１０５の８個のレジスタの゛内
アドレス生成回路１０３で指示されたレジスタにオアラ
イトする。

アドレス生成回路１０３は、１ページを８個のブロック
に分割したときのブロックアドレスを、レジスタ１０２
ａから受信し、それを使ってトレースレジスタを選択す
る。

次にトレースレジスタ群１０５の内容を主記憶装置に書
き込むときの動作を第８図、第９図を参照して説明する
。第８図はトレースレジスタ群１０５の内容を主記憶装
置に送出するタイミングチャートであり、第９図はマイ
クロプログラム中のプロセスを示す図である。

まず第９図の（１）の場合から説明する。現在、プロセ
スＡを実行中で、かつアドレスｎを実行するとき、セー
ブ信号１１１ａがセットされる。そしてアドレス生成回
路１０３がトレースレジスタ０を選択し、セレクタ１０
６を通して、そのデータがメモリアクセス制御部１０８
ａに送出される。

また、リクエストアドレスレジスタ１０７は、レジスタ
１０２ａの上位２ビツト（アドレスｎが属するページ番
号を表す。）を引き取り、主記憶装置上でアドレスｎが
属するページに対応するトレースエリアのベースアドレ
スを作成する。次に、メモリアクセス制御部１０８ａは
、リクエストアドレスレジスタ１０７の内容を引き取り
、そのアドレスを使って、トレースエリアにトレースレ
ジスタ０の内容をオアライトする要求を送出する。

主記憶装置からのリプライを受信すると、アドレス生成
回路１０３はアドレスを＋１して、トレースレジスタ１
を選択する。そして、メモリアクセス制御部１０８ａが
トレースレジスタ７のデータを主記憶装置にオアライト
するまで、以上の動作を繰り返し、上記のメモリリクエ
ストに対するリプライを受信した後に、次の割出し要因
であるプロセスＢの開始アドレスｋがマイクロプログラ
ムアドレスレジスタ１０２ａにセットされてプロセスＢ
の処理が始まる。それと同時に、トレースレジスタ群１
０５がオール０にクリアされて、新たにマイクロ命令の
アドレスをトレースする。

第９図の（２）の場合も第９図（１）と同様で、ベージ
Ｏ内のプロセスＡのアドレスｎのマイクロ命令（ページ
１のアドレスにへのジャンプ命令を含む）を実行すると
き、セーブ信号１１１ａがセットされる。そして、トレ
ースレジスタ群１０５の内容を、ページ０に対応するト
レースエリアにオアライトした後に、マイクロ命令の実
行がページ１のアドレスｋに移行する。このとき、トレ
ースレジスタ群１０５はオール０にクリアされる。

以上の処理で、主記憶装置に書き込まれたトレース情報
は、サービスプロセッサが読み出すことにより、システ
ム運用中でも参照することができる。

［発明の効果］ 以上説明したように本発明は、実行したマイクロ命令の
アドレスをＦ／Ｆ　１ビツトに対応させてレジスタに記
憶し、更にそのレジスタのデータを、マイクロプログラ
ム上の１つの事象が終了する度に主記憶装置に書き込む
ことにより、次の効果がある。

（１）マイクロプログラムのトレース情報を主記憶装置
に書き込む為、サービスプロセッサは、そのトレース情
報を容易に引き取ることができる。

（２）本発明によるトレース情報は、ＥＣＣの１ビツト
修正と違って、ひと目で実行したアドレスを識別できる
ので、特殊なツールによるトレース情報の加工及び交換
が不要である。

（３）トレース情報は主記憶装置に格納されるので、シ
ステム運用中にサービスプロセッサがトレース情報を読
み出すことが出来る。

（４）トレース情報１藷当たりに複数のマイクロ命の実
行／未実行を示す情報がセットされる為、網羅率の算出
が比較的簡単にできる。

更に、実行すべきマイクロ命令のアドレスが・他のペー
ジに移行する度に、主記憶装置に書き込み、それと同時
に上記レジスタの内容をオール０にクリアすることによ
り、次の効果がある。

（５）実行したマイクロ命令のトレースを、事象単位及
びマイクロプログラム全体を一定の大きさで分割したペ
ージ単位に行うので、全マイクロ命令］つ１つに対応す
るハードウェアを独立に準備する必要がなく、ハードウ
ェアの節約ができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例によるマイクロプログラ
ム網羅率ｆｌｕ定方式が適用される情報処理装置の構成
を示すブロック図、第２図はマイクロ命令のアドレスと
トレースレジスタ群１０５の各ビットとの対応を示す図
、第３図はトレースレジスタ群１０５の内容を主記憶装
置に送出するタイミングチャート、第４図はマイクロプ
ログラム中のプロセスを示°す図、第５図は本発明の第
２の実施例によるマイクロプログラム網羅率測定方式が
適用される情報処理装置の構成を示すブロック図、第６
図はマイクロプログラムの各ページを３２語×８のブロ
ックに分割したときの各ブロックとトレースレジスタ群
１０５の各レジスタとの対応及び各ブロック内のマイク
ロ命令と、トレースレジスタの各ビットとの対応を示す
図、第７図はリクエストアドレスレジスタ１０７にマイ
クロプログラムアドレスレジスタ１０２ａの上位２ビツ
トを加えたときのアドレスと、主記憶装置上のトレース
エリアのベースアドレスとの対応を示す図、第８図はト
レースレジスタ群１０５の内容を主記憶装置に送出する
タイミングチャート、第９図はマイクロプログラム中の
プロセスを示す図である。 １０１、．１０１ａ・・・マイクロプログラム格納用メ
モリ、ＬＯ２，１０２ａ・・・マイクロプログラムアド
レスレジスタ、１０３・・・アドレス生成回路、１０４
・・・デコーダ、１０５・・・トレースレジスタ群、】
０６・・・セレクタ、１０７・・・リクエストアドレス
レジスタ、１０８，１０８ａ・・・メモリアクセス制御
部、１０９・・・ＡＬＵ、１１０・・・セレクタ、１１
１・・・事象終了信号、】１１ａ・・・セーブ信号。 第４図 第 図 ベージＯ内のプロセスＡ ベージ１内ｍｔス８

Claims (1)

1. 【特許請求の範囲】 １、マイクロ命令を記憶するマイクロプログラム格納用
   メモリを有し、マイクロプログラムの制御により作動し
   、主記憶装置とインタフェースをもつ情報処理装置に於
   いて、 前記マイクロプログラム格納用メモリが記憶できるマイ
   クロ命令の語数以上のフリップフロップをもつトレース
   レジスタと、 １つのマイクロ命令を実行する度に該マイクロ命令のア
   ドレスをデコードしたデータを前記トレースレジスタに
   オアライトする第１のオアライト手段と、 前記トレースレジスタの内容を前記主記憶装置の所定の
   アドレスにオアライトする第２のオアライト手段とを具
   備し、 マイクロプログラム上の１つの事象が終了する度に前記
   トレースレジスタの内容を前記主記憶装置に書き込むこ
   とを特徴とするマイクロプログラム網羅率測定方式。 ２、マイクロ命令を一定の語数記憶できる複数個のペー
   ジメモリから成るマイクロプログラム格納用メモリを有
   し、マイクロプログラムの制御により作動し、主記憶装
   置とインタフェースをもつ情報処理装置に於いて、 前記ページメモリが記憶できるマイクロ命令の語数と同
   数のフリップフロップをもつトレースレジスタと、 １つのマイクロ命令を実行する度に前記ページメモリ内
   における該マイクロ命令のアドレスをデコードしたデー
   タを前記トレースレジスタにオアライトする第１のオア
   ライト手段と、 前記トレースレジスタの内容を前記主記憶装置の所定の
   アドレスにオアライトする第２のオアライト手段とを具
   備し、 更に前記主記憶装置上に前記トレースレジスタと同じサ
   イズのトレースエリアを前記ページメモリ毎に準備し、 マイクロプログラムの命令シーケンスを他のページメモ
   リへ移行させるマイクロ命令を実行したとき、及びマイ
   クロプログラム上の１つの事象が終了する度に、前記ト
   レースレジスタの内容を最近実行したマイクロ命令を含
   む前記ページメモリに対応する前記トレースエリアに書
   き込むことを特徴とするマイクロプログラム網羅率測定
   方式。