JPH0256039A - 記憶保護制御方式 - Google Patents
記憶保護制御方式Info
- Publication number
- JPH0256039A JPH0256039A JP63206310A JP20631088A JPH0256039A JP H0256039 A JPH0256039 A JP H0256039A JP 63206310 A JP63206310 A JP 63206310A JP 20631088 A JP20631088 A JP 20631088A JP H0256039 A JPH0256039 A JP H0256039A
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- JP
- Japan
- Prior art keywords
- address translation
- address
- mode
- memory protection
- storage
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- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、記憶保護制御方式に係り、特に、アドレス変
換バッファ上に、記憶保護情報を保持する情報処理装置
における記憶保護制御方式に関する。
換バッファ上に、記憶保護情報を保持する情報処理装置
における記憶保護制御方式に関する。
従来より、記憶装置内の記憶情報を誤ったアクセスから
保護するため、記憶装置の予め定められた記憶情報単位
に保護情報、例えば記憶保護キー等を設けて記憶保護チ
ェックを行なっている。この記憶保護キーは、記憶装置
内の記憶保護キーメモリに格納され、記憶装置に対する
アクセスに応じて参照しチェックされるが、このチェッ
クを高速化するため保護情報の一部の写しを処理装置の
より高速にアクセス可能な保持装置に保持することが行
なわれている。この保持装置は、通常アドレス変換バッ
ファが共用されており、論理アドレス、物理アドレスと
共に記・憶保護キーも保持しておき、論理アドレスを物
理アドレスに変換するアドレス変換と同時に記憶保護チ
ェックを行なっている。
保護するため、記憶装置の予め定められた記憶情報単位
に保護情報、例えば記憶保護キー等を設けて記憶保護チ
ェックを行なっている。この記憶保護キーは、記憶装置
内の記憶保護キーメモリに格納され、記憶装置に対する
アクセスに応じて参照しチェックされるが、このチェッ
クを高速化するため保護情報の一部の写しを処理装置の
より高速にアクセス可能な保持装置に保持することが行
なわれている。この保持装置は、通常アドレス変換バッ
ファが共用されており、論理アドレス、物理アドレスと
共に記・憶保護キーも保持しておき、論理アドレスを物
理アドレスに変換するアドレス変換と同時に記憶保護チ
ェックを行なっている。
しかし、従来のこの方式では、アドレス変換を行なわな
いアクセスに対しても記憶保護チェックを行なうためア
ドレス変換バッファを参照する必要が生じるため、アド
レス変換バッファのエントリーがアドレス変換を行なわ
ないアドレスによって使用され、アドレス変換バッファ
が有効に使用されない欠点があった。同様に、記憶保護
チェックを行なわないアクセスに対しても、アドレス変
換バッファを参照する必要が生じるため、アドレス変換
バッファのエントリーが、記憶保護チェックを行なわな
いアドレスに使用される欠点があった。
いアクセスに対しても記憶保護チェックを行なうためア
ドレス変換バッファを参照する必要が生じるため、アド
レス変換バッファのエントリーがアドレス変換を行なわ
ないアドレスによって使用され、アドレス変換バッファ
が有効に使用されない欠点があった。同様に、記憶保護
チェックを行なわないアクセスに対しても、アドレス変
換バッファを参照する必要が生じるため、アドレス変換
バッファのエントリーが、記憶保護チェックを行なわな
いアドレスに使用される欠点があった。
この種の欠点の改良に関する従来技術として、特開昭５
９−５４７９号公報に記載された技術がある。
９−５４７９号公報に記載された技術がある。
この内容は、記憶保護チェックを行なわないアクセスに
対して、アドレス変換結果をアドレス変換バッファにＷ
Ｏしないで、−時保持用のレジスタに保持することで
アドレス変換バッファの無駄な使用を防いでいる。
対して、アドレス変換結果をアドレス変換バッファにＷ
Ｏしないで、−時保持用のレジスタに保持することで
アドレス変換バッファの無駄な使用を防いでいる。
上記従来技術は、アドレス変換バッファに記憶保護情報
を保持するに際して発生した２つの欠点のうち、記憶保
護チェックを行なわないアクセスに対する改良のみ対象
にされ、アドレス変換を行なわないアクセスに対するア
ドレス変換バッファの無駄な使用の点について配慮され
ておらず、さらに記憶保護チェックを行なわないアクセ
スに対してはアドレス変換バッファを使用しないアドレ
ス変換を常に強制するため、このアドレス変換に要する
オーバーヘッドが生じてしまう欠点があった。
を保持するに際して発生した２つの欠点のうち、記憶保
護チェックを行なわないアクセスに対する改良のみ対象
にされ、アドレス変換を行なわないアクセスに対するア
ドレス変換バッファの無駄な使用の点について配慮され
ておらず、さらに記憶保護チェックを行なわないアクセ
スに対してはアドレス変換バッファを使用しないアドレ
ス変換を常に強制するため、このアドレス変換に要する
オーバーヘッドが生じてしまう欠点があった。
本発明の目的は、アドレス変換を行なわないアクセスと
、記憶保護チェックを行なわないアクセスの双方のアク
セ°スからアドレス変換バッファの有効で、ない利用を
防ぐ記憶保護制御方式を提供することにある。
、記憶保護チェックを行なわないアクセスの双方のアク
セ°スからアドレス変換バッファの有効で、ない利用を
防ぐ記憶保護制御方式を提供することにある。
仮想記憶方式を採用している情報処理装置において、ア
ドレス変換を行なうか否かの選択、すなわちアドレス変
換モードと非アドレス変換モードの選択はソフトウェア
の指示で決定される。同様に記憶保護チェックを行なう
か否かの選択、すなわち記憶保護チェックモードと非記
憶保護チェックモードの選択もソフＩ・ウェアで決定さ
れる。この２種類の選択は互いに独立なため、４通りの
組合わせが存在する。
ドレス変換を行なうか否かの選択、すなわちアドレス変
換モードと非アドレス変換モードの選択はソフトウェア
の指示で決定される。同様に記憶保護チェックを行なう
か否かの選択、すなわち記憶保護チェックモードと非記
憶保護チェックモードの選択もソフＩ・ウェアで決定さ
れる。この２種類の選択は互いに独立なため、４通りの
組合わせが存在する。
大祭、ソフトウェアが非アドレス変換モードで走行する
ケースはオペレーティングシステムがメモリ管理をする
ケースなど特定のケースのみであり、この様なケースは
非記憶保護チェックモードで走行することが多い。また
、ユーザープログラムが走行するケースは、通常記憶保
護チェックモードかつアドレス変換モードであることが
知られている。これにより、記憶保護チェックモードか
つ非アドレス変換モード、非記憶保護チェックモードか
つアドレス変換モードでは、前者はアドレス変換バッフ
ァを記憶保護チェックのみ、後者はアドレス変換のみと
、アドレス変換バッファの機能を半分しか使用しないが
、このモードでのソフトウェアの走行可能性が少ないと
考えると、アドレス変換バッファの有効利用を大きく損
ねることは無い。非記憶保護チェックモードかつ非アド
レス変換モード時は、記憶保護チェックもアドレス変換
も行なう必要が無いため、アドレス変換バッファを参照
する必要は全く無い。従って、非アドレス変換モードか
つ非記憶保護チェックモードの際７１〜レス変換バツフ
アを参照すること無しに記憶情報をアクセスする様に制
御する本発明により。
ケースはオペレーティングシステムがメモリ管理をする
ケースなど特定のケースのみであり、この様なケースは
非記憶保護チェックモードで走行することが多い。また
、ユーザープログラムが走行するケースは、通常記憶保
護チェックモードかつアドレス変換モードであることが
知られている。これにより、記憶保護チェックモードか
つ非アドレス変換モード、非記憶保護チェックモードか
つアドレス変換モードでは、前者はアドレス変換バッフ
ァを記憶保護チェックのみ、後者はアドレス変換のみと
、アドレス変換バッファの機能を半分しか使用しないが
、このモードでのソフトウェアの走行可能性が少ないと
考えると、アドレス変換バッファの有効利用を大きく損
ねることは無い。非記憶保護チェックモードかつ非アド
レス変換モード時は、記憶保護チェックもアドレス変換
も行なう必要が無いため、アドレス変換バッファを参照
する必要は全く無い。従って、非アドレス変換モードか
つ非記憶保護チェックモードの際７１〜レス変換バツフ
アを参照すること無しに記憶情報をアクセスする様に制
御する本発明により。
達成される。
即ち、非アドレス変換モードかつ非記憶保護チェックモ
ードでのアクセスの際、アドレス変換バッファを参照し
ない様に制御することで、アドレス変換バッファのエン
トリーが、アドレス変換されないアドレスや、記憶保護
チェックされないアドレスに使用されることを大巾に減
少させることが可能となり、アドレス変換バッファを有
効に利用することができる。
ードでのアクセスの際、アドレス変換バッファを参照し
ない様に制御することで、アドレス変換バッファのエン
トリーが、アドレス変換されないアドレスや、記憶保護
チェックされないアドレスに使用されることを大巾に減
少させることが可能となり、アドレス変換バッファを有
効に利用することができる。
以下、本発明の一実施例を図面により詳細に説明する。
第１図は、本発明による記憶保護制御方式の一実施例で
ある。第１図において、ｌは論理アドレスレジスタ、２
はアドレス変換バッファ、３は物理アドレスレジスタ、
４はアドレスセレクタ、５〜７は比較器、８はプログラ
ムスティタスワード、９はＮＯＴ回路、１０はＡＮＤ回
路、１１はＯＲ回路、１２は非記憶保護チェックモード
信号、１３は非アドレス変換モード信号、１４は非記憶
保護チェックモードかつ非アドレス変換モード信号、
１５はアクセス許可信号、１６はアドレス変換機構であ
る。
ある。第１図において、ｌは論理アドレスレジスタ、２
はアドレス変換バッファ、３は物理アドレスレジスタ、
４はアドレスセレクタ、５〜７は比較器、８はプログラ
ムスティタスワード、９はＮＯＴ回路、１０はＡＮＤ回
路、１１はＯＲ回路、１２は非記憶保護チェックモード
信号、１３は非アドレス変換モード信号、１４は非記憶
保護チェックモードかつ非アドレス変換モード信号、
１５はアクセス許可信号、１６はアドレス変換機構であ
る。
第１図において、メモリアクセスの際論理アドレスレジ
スタ１に論理アドレズが設定されると、この論理アドレ
スのビット１２−１９に対応するアドレス変換バッファ
２のカラムが選択される０選択されたカラムの有効ビッ
トが有効を示しておりかつカラムの論理ナトレスが論理
アドレスレジスタ１のピッｌ−１−１１と比較器５での
比較で一致した場合カラムの物理アドレスは物理アドレ
スレジスタのビット１−１９に格納される。物理アドレ
スレジスタ３のビット２０−３１は論理アドレスレジス
タ１のビット２０−３１の値が直接転送され、これによ
り物理アドレスレジスタには物理アドレスが求まり、メ
モリアクセスに使用される。アドレス変換バッファの選
択されたカラムの有効ビットが有効を示していない時又
はカラムの論理アドレスが論理アドレスレジスタ１のビ
ット１−１１と一致しない場合はアドレス変換樋溝１６
が起動され論理アドレスに対応する物理アドレスが求め
られアドレス変換バッファに格納され、さらに物理アド
レスレジスタ３のビット１−１９にも格納され、物理ア
ドレスが求められる。
スタ１に論理アドレズが設定されると、この論理アドレ
スのビット１２−１９に対応するアドレス変換バッファ
２のカラムが選択される０選択されたカラムの有効ビッ
トが有効を示しておりかつカラムの論理ナトレスが論理
アドレスレジスタ１のピッｌ−１−１１と比較器５での
比較で一致した場合カラムの物理アドレスは物理アドレ
スレジスタのビット１−１９に格納される。物理アドレ
スレジスタ３のビット２０−３１は論理アドレスレジス
タ１のビット２０−３１の値が直接転送され、これによ
り物理アドレスレジスタには物理アドレスが求まり、メ
モリアクセスに使用される。アドレス変換バッファの選
択されたカラムの有効ビットが有効を示していない時又
はカラムの論理アドレスが論理アドレスレジスタ１のビ
ット１−１１と一致しない場合はアドレス変換樋溝１６
が起動され論理アドレスに対応する物理アドレスが求め
られアドレス変換バッファに格納され、さらに物理アド
レスレジスタ３のビット１−１９にも格納され、物理ア
ドレスが求められる。
メモリアクセス時の記憶保護チェックは、アドレス変換
バッファめ選択されたカラムの記憶キーがプログラムス
テータスワード８のＫＥＹと比較器６で比較され、一致
していればアクセス許可信号１５が送出される。プログ
ラムステータスワード８のＫＥＹの値が０の時は非記憶
保護モードとなり、これは比較器７で検出され非記憶保
護モード俳号１２が送出される。この信号はＯＲ回路１
１でアクセス許可信号１５に結合されているため、非記
憶保護モ”−ド時はアドレス変換テーブル２の記憶キー
の内容にかかわらずアクセス許可信号１２が出力される
ことになる。
バッファめ選択されたカラムの記憶キーがプログラムス
テータスワード８のＫＥＹと比較器６で比較され、一致
していればアクセス許可信号１５が送出される。プログ
ラムステータスワード８のＫＥＹの値が０の時は非記憶
保護モードとなり、これは比較器７で検出され非記憶保
護モード俳号１２が送出される。この信号はＯＲ回路１
１でアクセス許可信号１５に結合されているため、非記
憶保護モ”−ド時はアドレス変換テーブル２の記憶キー
の内容にかかわらずアクセス許可信号１２が出力される
ことになる。
さて、プロ、ダラムステータスワード８のＴがＯの時は
非アドレス変換モードとなり、ＮＯＴ回路９により非ア
ドレス変換モード信号１３が出力される。この時記憶保
護チェックモードであれば、アドレス変換モードと同様
にアドレス変換バッファを参照して記憶キーの比較を行
なう、但し、アドレス変換バッファ２の物理アドレスに
は論理アドレスと同じ値を入れておくためアドレス変換
が行なわれなかったのと等価になる。
非アドレス変換モードとなり、ＮＯＴ回路９により非ア
ドレス変換モード信号１３が出力される。この時記憶保
護チェックモードであれば、アドレス変換モードと同様
にアドレス変換バッファを参照して記憶キーの比較を行
なう、但し、アドレス変換バッファ２の物理アドレスに
は論理アドレスと同じ値を入れておくためアドレス変換
が行なわれなかったのと等価になる。
非アドレス変換モードかつ非記憶保護モードはＡＮＤ回
路１０により非アドレス変換モード信号１３と非記憶保
護モード信号１２により求められ、非記憶チェックモー
ドかつ非アドレス変換モード信号１４が出力される。こ
の信号・が出力されると、アドレス変換バッファの参照
は行なわれず、論理アドレスレジスタ１の論理アドレス
はアドレスセレクタ４を通じて直接物理アドレスレジス
タ３に転送される。また、非記憶保護モードであるから
アクセス許可信号１５も出力される。これにより、アド
レス変換バッファを使用せずメモリをアクセスすること
が可能となる。
路１０により非アドレス変換モード信号１３と非記憶保
護モード信号１２により求められ、非記憶チェックモー
ドかつ非アドレス変換モード信号１４が出力される。こ
の信号・が出力されると、アドレス変換バッファの参照
は行なわれず、論理アドレスレジスタ１の論理アドレス
はアドレスセレクタ４を通じて直接物理アドレスレジス
タ３に転送される。また、非記憶保護モードであるから
アクセス許可信号１５も出力される。これにより、アド
レス変換バッファを使用せずメモリをアクセスすること
が可能となる。
以上説明したように１本発明によれば、アドレス変換バ
ッファに記憶保護情報を保持する情報処理装置において
、非アドレス変換モードかつ非記憶保護モード時にアド
レス変換バッファを参照しないでメモリアクセスを行な
うように制御するため、アドレス変換を行なわないアド
レスによるアドレス変換バッファエントリーの使用を大
巾に減少でき、アドレス変換バッファを有効に利用する
ことが可能となる。
ッファに記憶保護情報を保持する情報処理装置において
、非アドレス変換モードかつ非記憶保護モード時にアド
レス変換バッファを参照しないでメモリアクセスを行な
うように制御するため、アドレス変換を行なわないアド
レスによるアドレス変換バッファエントリーの使用を大
巾に減少でき、アドレス変換バッファを有効に利用する
ことが可能となる。
第１図は本発明の一実施例を示すブロック図である。
１・・・論理アドレスレジスタ、２・・・アドレス変換
バッファ、３・・・物理アドレスレジスタ、４・・・ア
ドレスセレクタ、５．Ｇ、７・・・比較器、８・・・プ
ログラムステータスワード、９・・・ＮＯＴ回路、ｌＯ
・・・ＡＮＤ回路、１１・・・ＯＲ回路、１２・・・非
記憶保護チェックモード信号、１３・・・非アドレス変
換モード信号、１４・・・非記憶保護チェックモードか
つ非アドレス変換モード信号、１５・・・アクセス許可
信号、１６・・・アドレス変換機構。 ”Ｌ＋＋】 ＼、＋／
バッファ、３・・・物理アドレスレジスタ、４・・・ア
ドレスセレクタ、５．Ｇ、７・・・比較器、８・・・プ
ログラムステータスワード、９・・・ＮＯＴ回路、ｌＯ
・・・ＡＮＤ回路、１１・・・ＯＲ回路、１２・・・非
記憶保護チェックモード信号、１３・・・非アドレス変
換モード信号、１４・・・非記憶保護チェックモードか
つ非アドレス変換モード信号、１５・・・アクセス許可
信号、１６・・・アドレス変換機構。 ”Ｌ＋＋】 ＼、＋／
Claims (1)
- １、記憶装置の予め定められた記憶情報単位に対応して
、該記憶情報の保護情報を保持する保持手段を有し、ア
ドレス変換バッファに上記保護情報の写しを保持する情
報処理装置において、該情報処理装置が該記憶装置の記
憶情報をアクセスする際、記憶保護チェックの有無とア
ドレス変換の有無によって、記憶保護チェックモード、
非記憶保護チェックモードと、アドレス変換モード、非
アドレス変換モードの２種類のモードを持ち、アドレス
変換モードまたは記憶保護チェックモード時にはアドレ
ス変換バッファを参照して、アドレス変換又は記憶保護
チェック又はその両方を行ない、非アドレス変換モード
かつ非記憶保護チェックモード時はアドレス変換バッフ
ァを参照すること無しに該記憶装置をアクセスするよう
制御することを特徴とした記憶保護制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63206310A JPH0256039A (ja) | 1988-08-22 | 1988-08-22 | 記憶保護制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63206310A JPH0256039A (ja) | 1988-08-22 | 1988-08-22 | 記憶保護制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0256039A true JPH0256039A (ja) | 1990-02-26 |
Family
ID=16521184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63206310A Pending JPH0256039A (ja) | 1988-08-22 | 1988-08-22 | 記憶保護制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0256039A (ja) |
-
1988
- 1988-08-22 JP JP63206310A patent/JPH0256039A/ja active Pending
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