JPS638852A - デ−タ転送回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、たとえばＣＰＵからマルチバスを介して２
つのメモリに対してデータを転送するデータ転送回路に
関する。

（従来の技術） 論理回路システム内のモジュール、たとえばｃｐｕ　＜
送信回路）と？！数のメモリ（受信回路）を結合するバ
スとして、たとえばマルチバス（ＩＥＥＥ７９６）が知
られている。このマルチバスは、データを送出するモジ
ュール（ＣＰＵ）がドライバを通してバス上にデータ（
データとアドレス）を出力し、そのデータを受取るモジ
ュール（メモリ）がレシーバを通してデータを受信する
ものである。送信側のＣＰＵはデータを出力している間
、命令を出し続け、受信側のメモリがデータを受けて、
これを処理し終わってから、その旨の応答を送出側のＣ
ＰＵに返している。この応答を受けて送出側のＣＰＬＪ
は、データを出力するのを停止し、命令の出力も停止す
るようになっている。

ところが、このような装置では、受信側のメモリが受取
ったデータを処理し終わるまで、送出側のＣＰＵはデー
タを出力し続け、つまり命令あるいはアドレスも出力し
続ける必要があり、完全に処理が終わるまで、他のメモ
リが、そのバスを用いることができず、バスを専有する
時間が長いという欠点があった。

（発明が解決しようとする問題点） 上記のように、１つの受信回路がバスを専有する時間が
長いという欠点を除去するもので、１つの受信回路がバ
スを専有する時間を短縮することができるデータ転送回
路を提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） この発明のデータ転送回路は、送信回路からマルチバス
を介して複数の受信回路にデータを転送するものにおい
て、送信回路から送られてきたデータを受信回路内の保
持手段で保持し、このデータの保持により、受信回路が
送信回路に対して受信完了を示す応答データを送出する
手段により構成されている。

（作用） この発明は、送信回路から送られてきたデータを受信回
路で保持し、このデータの保持により、受信回路は送信
回路に対して受信完了を示す応答データを送出するよう
にしたものである。

（実施例） 以下、この発明の一実施例について図面を参照して説明
する。

第１図はこの発明のデータ転送回路を示すものである。

すなわち、送信回路としてのＣＰＵＩ、受信回路として
のメモリ２ａ、２ｂ、および上記ＣＰＵＩとメモリ２ａ
１２ｂとを結合するマルチバス３によって構成されてい
る。

上記ＣＰｔＪ１は、ＭＰＵ　（マイクロ・プロセッシン
グ・ユニット）１１とドライバ１２とを有している。上
記ＭＰＵ１１はメモリ２ａ、２ｂへのデータの３込み時
、その書込みデータと書込みアドレスとをドライバ１２
によってマルチバス３に送出するとともに、その命令デ
ータをデータバス３に出力するものである。また、上記
ＭＰＬＪ１１はデータバス３より応答データが供給され
た際、対応する書込みデータ、書込みアドレス、および
命令データの出力を停止する。

上記メ−ＥＩＪ２ａ（，２ｂ）は、ＲＡＭ　（ランダム
・アクセス・メモリ）２１、ラッチ回路２２、およびラ
ッチ信号発生回路２３、インバータ回路２４、アンド回
路２５からなる応答回路２６を有している。上記データ
バス３から供給される命令データはＲＡＭ２１、ラッチ
信号発生回路２３およびアンド回路２５の一端に供給さ
れる。また、上記データバス３から供給されるアドレス
データおよび書込みデータはラッチ回路２２に供給され
る。上記ラッチ信号発生回路２３は命令データが供給さ
れてから所定時間経過後に一定時間ラッチ信号を出力す
るものである。上記ラッチ信号発生回路２３の出力つま
りラッチ信号はラッチ回路２２に供給されるとともに、
インバータ回路２４を介してアンド回路２５の他端に供
給される。上記アンド回路は上記命令データとラッチ信
号の論理積をとり、この結果つまり応答回路２６の応答
信号を出力するものである。

上記ラッチ回路２２は、上記ラッチ信号発生回路２３か
らのラッチ信号に応じて、上記データバス３から供給さ
れるアドレスデータおよび書込みデータをランチするも
のである。このラッチ回路２２でラッチされたアドレス
データおよび書込みデータはＲＡＭ２１に供給されるよ
うになっている。

次に、このような構成において、第３図および第４図に
示すタイミングチャートを参照つつ、動作を説明する。

たとえば今、ＣＰＵ１のＭＰＵ１１からメモリ２ａに対
しての命令データがバス３を介してメモリ２ａに出力さ
れるとともに、アドレスデータおよび自込みデータがド
ライバ１２からバス３を介してメモリ２ａに出力される
。すると、バス３からの命令データはＲＡＭ２１、アン
ド回路２５の一端、およびラッチ信号発生回路２３に供
給される。また、バス３からのアドレスデータおよび書
込みデータはラッチ回路２３に供給される。これにより
、上記命令データにより所定時間後に、ラッチ信号発生
回路２３からラッチ信号が出力される。このラッチ信号
により、ラッチ回路２２は上記ＣＰＵＩからのアドレス
データおよび書込みデータをラッチする。上記ラッチ信
号はインバータ回路２４を介してアンド回路２５に供給
される。これにより、アンド回路２５は命令データとラ
ッチ信号の論理積により、データ受取りの応答信号（′
０′信号）をバス３を介してＣＰＩＪｌ内のＭＰＵ１１
に出力する。すると、ＭＰＵ１１はメモリ２ａに対する
命令データ、アドレスデータおよび書込みデータの出力
を停止する。

したがって、上記ラッチ信号の立下がりでラッチ回路２
２がデータを保持しているため、バス３上に次のデータ
が送出されても、保持したデータを用いて処理が続行さ
れる。

つぎに、ＣＰＵ１のＭＰＵ１１からメモリ２ｂに対して
の命令データがバス３を介してメモリ２ｂに出力される
とともに、アドレスデータおよび書込みデータがドライ
バ１２からバス３を介してメモリ２ｂに出力される。す
ると、バス３からの命令データはＲＡＭ２１、アンド回
路２５の一端、およびラッチ信号発生回路２３に供給さ
れる。

また、バス３からのアドレスデータおよび書込みデータ
はラッチ回路２３に供給される。これにより、上記命令
データにより所定時間後に、ラッチ信号発生回路２３か
らラッチ信号が出力される。

このラッチ信号により、ラッチ回路２２は上記ＣＰＵ１
からのアドレスデータおよび１込みデータをラッチする
。上記ラッチ信号はインバータ回路２４を介してアンド
回路２５に供給される。これにより、アンド回路２５は
命令データとラッチ信号の論理積により、データ受取り
の応答信号（＝Ｏ−信＠）をバス３を介してＣＰＵ１内
のＭＰＵ１１に出力する。すると、〜＋ＰＩＪ１１はメ
モリ２ｂに対する命令データとアドレスデータおよび門
込みデータの出力を停止する。

したがって、上記ラッチ信号の立下がりでラッチ回路２
２がデータを保持しているため、バス３上に次のデータ
が送出されても、保持したデータを用いて処理が続行さ
れる。

この結果、第２図（ａ）に示すように、時刻ｔ１にメモ
リ２ａに対する命令が出力されると、メモリ２ａはその
命令データに対応するラッチ信号により、バス３上のデ
ータを取込んで保持する。

そして、第２図（ｂ）に示すように、時刻ｔ２にメモリ
２ｂに対する命令が出力されると、メモリ２ｂはその命
令データに対応するラッチ信号により、バス３上のデー
タを取込んで保持する。このとき、メモリ２ａは上記保
持したデータによる処理が続けられる。このように、メ
モリ２ａが処理を行ない、並行してバス３上にメモリ２
ｂに対するデータを送出できる。これにより、バスを専
有する時間を短縮することができる。

上記したように、メモリ側にデータをラッチするラッチ
回路を設けるようにしたので、１つのメモリがバスを専
有する時間を珀縮することができる。

［発明の効果］ 以上詳述したようにこの発明によれば、１つの受信回路
がバスを専有する時間を短縮することができるデータ転
送回路を提供できる。

【図面の簡単な説明】

図面はこの発明の一実施例を示すもので、第１図は全体
の構成を概略的に示す図、第２図はデータの転送状態を
説明するための図、第３図、第４図は動作を説明するた
めのタイミングチャートである。 １・・・ＣＰＵ　（送信回路）、２ａ、２ｂ・・・メモ
リ（受信回路）、３・・・バス、１１・・・ＭＰＵ、１
２・・・ドライバ、２１・・・ＲＡＭ、２２・・・ラッ
チ回路（保持手段）、２３・・・ラッチ信号発生回路、
２４・・・インバータ回路、２５・・・アンド回路、２
６・・・応答回路。 出願人代理人　弁理士　鈴　江　武　彦第１図 第　２　図 第３図 第４図

Claims (1)

【特許請求の範囲】
1. 送信回路からマルチバスを介して複数の受信回路にデー
   タを転送するデータ転送回路において、上記送信回路か
   ら送られてきたデータを上記受信回路内の保持手段で保
   持し、このデータの保持により、受信回路が送信回路に
   対して受信完了を示す応答データを送出する手段を設け
   たことを特徴とするデータ転送回路。