JPH02220293A - 二重ポート読出し／書込みメモリー - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （関連出願） １、本願と同日付で出願され、本願と同じ譲受け人に譲
渡されたＭｉｎｇ−Ｔｚｅｒ　Ｍｉｕ　およびＴ、　　
Ｆ。

Ｊｏｙｃｅの米国特許出願第　　　　号「生産ラインの
高性能な命令実行方法および装置」 ２、本願と同日付で出願され、本願と同じ譲受け人に環
流されたり、　Ｅ、　Ｃｕｓｈｉｎｇ、　Ｒ，Ｐ、　Ｋ
ｅｌｌｙ、　Ｒ。

Ｖ、　ＬｅｄｏｕｘおよびＪｉａｎＪｕｏ　５ｈｅｎの
米国特許出願第号「多重ユニットのレジスタ・ファイル
・メモリーを自動的に更新する機構」３、本願と同日付
で出願され、本願と同じ譲受け人に譲渡されたＪｉａｎ
−Ｋｕｏ　５ｈｅｎ、　Ｒ，Ｐ、　Ｋｅｌｌｙ、　Ｒ。

Ｖ、　　Ｌｅｄｏｕｘ　およびり、　　Ｋ、　　５ｔａ
ｐｌｉｎ米国特許出願第　　　　号「多重ソースからア
ドレス指定する制御ストア」 ４、本願と同日付で出願され、本願と同じ譲受け人に環
流されたＲ、　Ｐ、　ＫｅｌｌｙＳＪｉａｎ−Ｋｕｏ　
５ｈｅｎ、　Ｒ。

Ｖ、、　　ＬｅｄｏｕｘおよびＣ，Ｍ、　　Ｎ１ｂｂｙ
、　　Ｊｒ、の米国特許出願第　　　　　号［制御スト
アの２倍ポンプ・オペレーション」 ５、本願と同日付で出願され、本願と同じ譲受け人に環
流されたＲ、　Ｐ、にｅｌｌｙおよびＲ，Ｖ、　Ｌｅｄ
ｏｕｘの米国特許出願第　　　　号「一義的な命令実行
開始アドレスを生成する制御ストア・アドレス・ジェネ
レータ」 （技術分野） 本発明は、コンピュータのメモリーに関し、特に二重ポ
ート・メモリーに関する。

（従来技術） 多くの処理装置がスクラッチ・パッド・メモリーを共用
するため要求される。同時の要求の場合に競合の問題を
回避するためには、二重ポートの読出しおよび書込みメ
モリーを提供することが望ましい。はとんどの場合、こ
れらのメモリーは、アクセスがマルチプレクサを介して
制御される個別の集積回路チップから構成されてきた。

このような構成は、入力の読出しおよび書込みポートか
らの独立的な読出しおよび書込みを可能にすることが判
った。

別の試みは、別のアドレスにおける１つの°書込みへの
遷移中その時読出されるべく選択される１つのアドレス
における記憶セルの内容の重ね書きを避ける読出し／書
込み遅延要素を用いることにより１つの格納場所の同時
の読出し書込みを可能にする特殊な記憶セル構成を提供
するものである。これは、冗長な記憶要素の使用を不要
にし得るが、特殊なメモリー・セルを必要とし、全メモ
リー・サイクル時間の増加を結果としてもたらし得る。

このような従来技術の二重ポート読出しおよび二重ポー
ト書込みメモリーの別の短所は、ＬＳＩあるいはＶＬＳ
　Ｉ技術で実現される時、大きな領域を占める多数の構
成要素を通常必要とすることである。このような形式の
装置の事例は、米国特許第４．６１０．００４号および
同第４．６２３．９９０号に開示されている。

更に、従来技術のメモリーは、書込みが行われるべく限
定された期間を要する。従って、読出し変更書込み操作
サイクルの場合は、処理装置は、書込みが生じるある時
間前に安定したデータを提供することが要求される。書
込み操作は変更操作が完了するまでは生じ得ないため、
全読出し変更書込み操作サイクルを実施するために付加
的記憶サイクルが要求されるという結果となる。即ち、
読出し変更書込み操作は典型的に略々同じ期間の３サイ
クルにわたる。従って、変更操作が指定された時間内に
行うことができない時は、付加的サイクルが要求される
。

従って、本発明の一目的は、標準的なメモリー・セルを
用いて構成される二重ポートの読出し／書込み能力を有
するメモリーの提供にある。

本発明の別の目的は、複数のソースによる２つの異なる
ポートからの読出し／書込みアクセスが可能である最小
限の複雑さの二重読出し／書込みメモリーの提供にある
。

（発明の要約） 上記の諸口的は、１つのＣＰＵ作動サイクル内で読出し
変更書込み操作サイクルを実行するための手段を含む二
重ポート読出し／書込みレジスタ・ファイル・メモリー
の望ましい実施態様によって達成される。このレジスタ
・ファイル・メモリーは、１つの二重読出しポート／単
一書込みポートＲＡＭを形成するよう構成された１つ以
上の（ＲＡＭ）アドレス指定可能な多重ビツト記憶場所
から構成される。更に、レジスタ・ファイル・メモリー
は、２つの書込みポートに対して指令、アドレスおよび
データ信号を格納するため対で構成された複数のクロッ
ク制御された入力レジスタを含む。異なる対をなすレジ
スタは、第１の組のマルチプレクサ回路に入力として接
続され、その出力は単一の書込みポートの書込み制御信
号、アドレスおよびデータ入力と接続している。

ＲＡＭアレイへの単一書込みポートは、各サイクルの間
２回書込みが可能となる。こうして、前のサイクルに入
力レジスタヘクロックされるデータをレジスタ・ファイ
ルの格納場所へ順次書込ませる。前のサイクルにおいて
レジスタ・ファイル・メモリーの代わりに入力レジスタ
にデータを書込むことにより、書込みに必要な時間は最
小限度に短縮される。このため、読出し変更書込みサイ
クルの変更部分を長くすることを可能にし、これにより
レジスタ・ファイル・メモリーを用いる装置あるいはソ
ースの性能を改善する。この構成は、前掲の関連特許出
願において開示されたシステムの如きパイプライン・シ
ステムに使用される時特に性能の改善をもたらするある
予め定められたシーケンスで行われる。

即ち、クロック制御された入力レジスタの両方の対と接
続されたソースが同じ書込みアドレスを指定する場合、
同じ格納場所が容易に確認できる指定されたシーケンス
で２回書込まれることになる。

望ましい実施態様においては、書込みデータを格納する
レジスタ対は、マルチプレクサ回路の第２の組に入力と
して接続する。マルチプレクサ回路の各々は、更に別の
入力としてレジスタ・ファイルの読出しポートの異なる
ものを持つように接続される。第２の組のマルチプレク
サ回路の各々の出力は、複数の出力ラッチの異なるもの
と接続されている。レジスタ・ファイル・メモリー、ク
ロック制御された入力レジスタ、マルチプレクサ回路お
よびラッチは、単一の集積回路チップ上に具現される。

更に、書込み中に生じる競合を検出する比較回路がチッ
プ上に含まれる。即ち、もしデータが読出しポートの１
つから読出されるものと同じ格納場所ヘクロツク制御さ
れた入力データ・レジスタの１つから書込まれるならば
、比較回路はデータをポートの出力ラッチにロードする
ための対応する出力マルチプレクサ回路の位置を使用可
能状態にする。このため、正しいデータが常に各続出し
ポートから読出されることを保証される。

構成ならびに作動方法の双方に関して本発明の特質と信
じられる斬新な特徴については、他の目的および利点と
共に、添付図面に関して考察すれば、以降の記述から更
によく理解されよう。

しかし、各図面は例示の目的のために示すに過ぎず本発
明の限定を意図するものではないことを明瞭に理解すべ
きである。

（実施例） 第１図は、本発明の教示内容を含むレジスタ・ファイル
・メモリーの基本的構成を示す。第１図から判るように
、レジスタ・ファイル・メモリー１０は、ランダム・ア
クセス・メモリー（ＲＡＭ）部分１ト１と、レジスタ・
ファイル・メモリー１０の書込みポートＣおよびＤに対
し１対のソースにより与えられる書込み指令、アドレス
およびデータ信号を格納する１群即ち１組のクロック制
御された入力レジスタ・ブロック１０−３とを含む。

レジスタ・ファイル・メモリー１０は更に、書込みポー
ト・レジスタをＲＡＭ部１０−１の単一書込みポートの
書込み可能、書込みデータおよび書込みアドレス・ター
ミナルへ接続する１組の入力マルチプレクサ回路を含む
。また、多数の出力マルチプレクサ回路ブロック１０−
７が含まれ、その各々の入力はＲＡＭ部１Ｏ−１の２つ
の読出しポートＲＡおよびＲＢの一方と書込みポート・
データ・レジスタの各々と接続している。各マルチプレ
クサ回路の出力は、対をなす出力ラッチ・ブロック１Ｏ
−９の１つと接続する。レジスタ・ファイル・メモリー
１０は、図に示すように書込み可能ターミナルＷＲＩＴ
Ｅ　　ＰＵＬＳＥおよび指令レジスタのマルチプレクサ
回路１０−５０の出力と接続する書込み制御回路ブロッ
ク１０−１１を有する。このブロックは、一連の書込み
パルスに応答して、マルチプレクサ回路１０−５０によ
り与えられる出力書込み指令信号の関数としそ書込みパ
ルスをＷＲＩＴＥ　　ＰＵＬＳＥターミナルに対し与え
るＡＮＤゲートを含む。

レジスタ・ファイル・メモリー１０は更に、ファイル・
メモリーの書込みポートＣおよびＤの書込みアドレスを
比較し、ブロック１０−９の読出し・ポート・ラッチに
ロードされる出力データのソースを選択するための制御
信号を生じるように接続される比較回路ブロック１０−
１４を含む。更に、同一比較が存在しない時、即ち、Ｃ
およびＤポートのアドレス・レジスタ１Ｇ−３６および
１０−３７により指定される格納場所が読出されるもの
と同じ格納場所でない時、ＲＡＭ部１０の読出しポート
ＡおよびＢにおけるデータがマルチプレクサ回路１０−
７０および１０−７２の第１の場所０を使用可能にする
ことにより選択される。

しかし、ポートＣまたはＤのいずれか一方から書込まれ
る格納場所がポートＡまたはＢにより読出される格納場
所と同じである時、このポートにより書込まれるデータ
が、マルチプレクサ回路１０−７０および１０−７２の
第２の（１）あるいは第３の（ａ）いずれかの場所を使
用可能にすることにより選択される。比較回路により生
成される選択信号は、ポートＡにおいては、信号ＲＤＡ
。

ＣＡＯｌＣＡＩと対応し、またポートＢにおいては、信
号ＲＤＢ、ＣＢＯ１ＣＢＩと対応する。

第１図の略図的に示されたＲＡＭ部１０−１は、各々８
ビツト幅である３２個の格納場所を保有する。

望ましい実施態様においては、ＲＡＭ部１０−１は、６
４の格納場所を含み、多数の３２×８ビツトの単一書込
みの二重メモリ一部分から構成されている。

この部分は、第２図に示されるように並列に置かれて、
所要数の格納場所を提供する。この要求される３２ビッ
ト幅は、３２Ｘ　８ビツトのＲＡＭ部を３つ以上付加す
ることにより得られる。

この構成は、レジスターファイル・メモリー１０がＶＬ
ＳＩ形態で実現される時信号線のレイアウトおよび追跡
を容易にする。更にまた、この構成は、異なる格納場所
に格納されたデータについてのバイト演算の実行を容易
にする。

メモリーＩＯの残りの要素はまた、標準的な部品で実現
される。例えば、レジスタ・ブロック１０−３は従来の
Ｄタイプのフリップフロップから構成され、ブロック１
０−９のラッチは標準的な透過形ラッチから構成するこ
とができる。

メモリー１０は、本発明の目的においては、周知の方法
で生成されるいくつかのタイミング信号を受け取る。し
かし、これ以上の情報については、関連特許出願を参照
されたい。第２図から判るように、レジスタ・ブロック
１Ｏ−３は、第１図に示されるような、入力ＡＮＤゲー
トによりレジスタ１０−３０乃至１０−３７の各々のク
ロック入力ターミナルへ与えられる信号ＣＬＫと共に、
信号Ｑ１４０に応答してクロックされる。マルチプレク
サ１０−５０乃至１０−５４の各々は、その状態がどの
書込みポート（即ち、位置０あるいは１）を選択するか
を決定する書込み選択信号ＷＲＩＴＥ　　５ＥＬＥＣＴ
を受け取る。望ましい実施態様においては、書込みポー
トＣおよびＤが常に同じ順序、即ち、それぞれ信号ＷＲ
ＩＴＥ　　５ＥＬＥＣＴの２進数０および２進数１の状
態により定義されるポートＣ１次いでポートＤの順に選
択される。

上記の如く第２図は第１図のＲＡＭ部１０−１を更に詳
細に示す。レジスタ・ファイル・メモリーｌＯは、６４
の格納場所のどの半分がアドレス指定されつつあるかを
示すための別の入力を持つ書込み制御ブロック１０−１
１の重複を除いて実質的に同じものである。また、ブロ
ック１０−７のマルチプレクサ１Ｏ−ＴＯおよび１０−
７２内部に含まれる場所の数は１だけ増加して、両方の
ＲＡＭ部（即ち、ＲＡＭ０およびＲＡＭＩ）からの出力
を提供する。このような変更を除いて、両方のレジスタ
・ファイル拳メモリーは同じである。

（動作の説明） 第３図および第４図のタイミング図およびフロー図にお
いては、第１図および第２図の本発明の望ましい実施態
様の作動について次に述べる。

第３図においては、いくつかの機械サイクル即ちＣＰＵ
サイクルが示されていることが判る。

ＣＰＵサイクルと表示される唯一のサイクルの全体が示
されている。図示のように、ＣＰＵサイクルの各々は、
読出し部、変更部および書込み部を含む。従来技術にお
いては、これらは通常３つの等しい長さのサイクルであ
る。

本発明においては、各ＣＰＵサイクルは、標準的な期間
が５０ナノ秒である読出し部と、８８ナノ秒の拡張され
た変更部、および約２ナノ秒の非常に短い書込み部とを
有する。このサイクルの読出し部分において、正規の読
出しが行われる。即ち、アドレスは、書込み選択信号Ｗ
ＲＩＴＥ　　５ＥＬＥＣＴが波形Ｅで示されるように２
進数０である時波形Ｇで示される間隔において、読出し
ポートＡおよびＢに対して与えられる。アドレス指定さ
れた格納場所のデータ内容が読出され、安定状態になる
と同時に、波形Ｆで示されるように、ラッチ・ストロー
ブ信号ＯＬＥによってブロック１０−９のラッチに対し
てストローブされる。信号ＯＬＥの前エツジは波形Ｃの
タイミング信号Ｑ７０と一致し、５ナノ秒の最小持続時
間を有する。

その後、読出しデータはラッチの出力へ与えられ、波形
Ｈで示される持続時間だけ有効な状態を維持する。

ＣＰＵサイクルの拡張された変更部分は約８８ナノ秒で
あるが、書込み部分は丁度２ナノ秒の持続時間を持ち、
これは入力ソースによりブロック１０−３のＣおよびＤ
ポート・レジスタへ与えられる指令、アドレスおよびデ
ータをクロックするため必要な時間に対応する。このた
め、これらソースのパースペクティブからのＣＰＵサイ
クルの変更部分が非常に長く現れることが可能となり、
この場合書込みは同一時間の読出し、変更書込みサイク
ルの場合に割り付けられる通常の３０ナノ秒とは対照的
に、僅かに数ナノ秒を要するに過ぎない。

波形りにより示されるように、−旦サイクルの読出し部
分が過ぎると、２つの連続する書込みパルスが与えられ
、その間２つの連続する書込み操作が行われる。波形Ｅ
により示されるように、信号ＷＲＩＴＥ　　５ＥＬＥＣ
Ｔが２進数０である最初のパルスの間、ポートＣからの
データ（位置Ｏ）は指定された格納場所へ書込まれる。

信号ＷＲＩＴＥ　　５ＥＬＥＣＴが２進数１である２回
目の書込みパルスの間、ポートＤからのデータは指定さ
れた格納場所へ書込まれる。このＣＰＵサイクルの終り
に、ソースからのデータが波形Ａの信号ＣＬＫの前エツ
ジに応答してポートＣおよびＤのレジスタヘクロックさ
れる。

上記の動作は、特に第４図のフローチャートに関して次
のように要約される。１つのＣＰＵサイクルに先立ち、
書込みポート・レジスタに接続されたソースにより生成
される結果を表すデータが既に要求された指令およびア
ドレス信号と共にブロック１０−３のレジスタに対して
クロックされることになることが判るであろう。指令レ
ジスタ１Ｏ−３０および１０−３１は各々、２進数１に
セットされると書込みが生じることを示す１つのビット
位置を有する。書込みレジスタは各々、上位あるいは最
上位ビット位置が２バイト幅のＲＡＭのどちら（即ち、
ＲＡＭ０またはＲＡＭＩ）がアドレス指定されているか
を指示するために用いられる６つのビット位置を含んで
いる。即ち、このビット位置の内容は、入力の１つとし
てブロック１０−１１　ａおよび１Ｏ−１１ｂのＡＮＤ
ゲートに対する入力の１つとして与えられる。

第４図から判るように、サイクルの書込み部において、
通常の二重読出し操作の生起が許容される。即ち、デー
タは、ＲＡおよびＲＢ読出しポートのアドレス・ターミ
ナルに対して与えられる読出しアドレスによって指定さ
れるＲＡＭの格納場所から読出される。その後、このデ
ータは格納場所から読出され、ブロックｌ０−７のマル
チプレクサ回路を介して与えられ、ストローブ使用可能
化信号ＯＬＥによってブロック１０−９のラッチ・バッ
ファ・レジスタに対してストローブされる。ブロック１
０−１４の比較回路が競合状態を検出しないとすれば、
２進数１に強制された信号ＲＤＡを有し、その結果マル
チプレクサ回路１０−７０および１０−７２のＯ位置の
選択をもたらすことになる。これで、作動サイクルの読
出し部分を完了する。

次に、第４図に示されるように、このサイクルの拡張変
更部分が開始される。このサイクル部分の最初の部分の
間に、最初のソース・ポートＣが選択されて、信号ＷＲ
ＩＴＥ　　５ＥＬＥＣＴによりＲＡＭ部１０−１へデー
タを書込む。この時、信号ＷＲＩＴＥ　　５ＥＬＥＣＴ
が、Ｃポート・レジスタ１０−３４のデータ内容をマル
チプレクサ回路ｌ〇−５２を介してＲＡＭ部１０−１の
ＲＡＭ０とＲＡＭＩの単一書込みポートの書込みデータ
入力ターミナルへ与える。同時に、信号ＷＲＩＴＥ　　
５ＥＬＥＣＴもまた、Ｃポート・アドレス・レジスタ１
０−３６の書込みアドレス内容をマルチプレクサ回路１
〇−５４を介してＲＡＭポート１０−１のＲＡＭ０とＲ
ＡＭ１の単一書込みポートの書込みアドレス・ターミナ
ルへ与える。その後、ポートＣのデータ・レジスタに格
納されたデータが、前のＣＰＵサイクルの間に、マルチ
プレクサ回路１０−５０を介して与えられたＣポート・
レジスタ１０−３０から書込み指令信号により使用可能
状態にされるブロック１０−１１のＡＮＤゲートを介し
て与えられた第３図の最初の書込みパルスに応答して、
最初の書込みアドレスにより指定される格納場所へ書込
まれる。

この最初の書込み操作の後には、第４図に示される如き
２番目の書込み操作が続（。即ち、この第２のソース・
ポートＤは、信号ＷＲＩＴＥＳＥＬＥＣＴが２進数１の
状態へ切り換わる時に選択される。こうして、Ｄポート
・レジスタ１０−３５のデータ内容を、マルチプレクサ
回路１０−５２を介してＲＡＭ部１０−１のＲＡＭ０と
ＲＡＭＩの単一書込みポートの書込みデータ入力ターミ
ナルへ与えさせる。また同時に、信号ＷＲＩＴＥＳＥＬ
ＥＣＴは、マルチプレクサ回路１０−５４をして、Ｄポ
ート・アドレス争レジスタ１０−３７の書込みアドレス
内容をマルチプレクサ回路１０−５４を介してＲＡＭポ
ート１０−１のＲＡＭ０とＲＡＭＩの単一書込みポート
の書込みアドレス・ターミナルへ与えさせる。

またこの時、信号ＷＲＩＴＥ　　５ＥＬＥＣＴは、マル
チプレクサ回路１０−５０をして、ＡＮＤゲートに対す
る入力としてＤポート指令レジスタ１０−３１の内容を
出力として与えさせる。第３図の第２の書込みパルスに
応答して、前のＣＰＵサイクルの間にポートＤデータ・
レジスタに格納されたデータが、ＲＡＭポート１０−１
の指定された第２の書込みアドレスへ書込まれる。第４
図から判るように、これでこのサイクルの変更部分を完
了する。

次に、ＣＰＵサイクルの書込み部分が実行される。この
サイクルの部分において、タイミング信号Ｑ１４０およ
びＣＬＫが、ブロック１０−３のＣおよびＤポート・レ
ジスタへ与えられたデータ、アドレスおよび指令信号を
対応するレジスタヘロードさせる。この情報は、第４図
の次のＣＰＵサイクルの変更サイクルの間、ＲＡＭ部１
０−１へ書込まれる。これで、ＣＰＵ作動サイクルを完
了する。

ブロック１０−１４の比較回路の動作について更に詳細
に考察することにしよう。もしＣＰＵサイクルの読出し
部分の間にブロック１０−１４の比較回路が競合を検出
するならば、これら回路はブロックｌ０−９のラッチに
正しいデータを格納させるブロックｌ（＋４のマルチプ
レクサ回路へ適当な信号を与えるよう作動する。即ち、
もし例えば、読出しポートＡと接続されたソースが、ポ
ートＣアドレス・レジスタ１０−３６に格納された書込
みアドレスと同じである読出しアドレスを指定するなら
ば、ブロック１０−１４の比較回路が信号ＣＡＯを２進
数１に強制するよう作動する。これが、マルチプレクサ
回路１Ｏ−ＴＯをして、Ｃポート・データ・レジスタ１
〇−３４のデータ内容をラッチ１０−９０へ入力として
与えさせて、要求側のソースが同じＣＰＵサイクルの間
この格納場所へ書込まれるべき最も後のデータを受け取
ることを保証する。同様に、ブロック１０−１４の比較
回路もまた、同じタイプの競合の検出と同時に、信号Ｃ
ＡＬを２進数１へ強制することによってＤポート・デー
タ・レジスタ１０−３５のデータ内容を選択する。比較
回路の作動は、読出しポートＢを介在させる検出された
アドレス競合に対するものと同じである。

上記のことから、如何にして本発明のレジスタ・ファイ
ル・メモリーが複雑さを伴うことなく二重ポート読出し
二重ポート書込みメモリーを提供するかが判る。標準的
な二重読出し単一書込みポート・メモリーからこのレジ
スタ・ファイル・メモリーを構成することにより、著し
い空間、複雑さおよびコストの節減が達成される。更に
、各ＣＰＵサイクルの順次書込み操作が同じ予め定めた
シーケンスで実行されて、テストを容易にすると同時に
構造を簡単にする。望ましい実施態様においては、ある
従来技術の二重ポート読出し二重ポート書込みメモリー
において必要とされる如く、両方のポートからの同じ格
納場所に対する書込みの制限は一切ない。このことは、
レジスタ・ファイル・メモリーの作動を確認する迅速な
方法を提供することができる。

本発明の望ましい実施態様については、その教示内容か
ら逸脱することなく多くの変更が可能である。例えば、
本発明は、標準的な二重ポート読出し単一ポート書込み
メモリ一部分から実現することができる。また、並列に
接続されたバイト幅のメモリ一部分を幾つでも用いて、
独立的なバイトアドレス指定を所要のワード・サイズに
与えることも可能である。

本発明の最良の実施態様について示す記したが、頭書の
特許請求の範囲に記載した如き発明の趣旨から逸脱する
ことなくい（つかの変更が可能であり、またこの場合、
本発明の池の特徴を用いずしである特徴を有効に用いる
ことも可能である。

【図面の簡単な説明】

第１図は本発明の原理を包含するレジスタ・ファイル・
メモリーの望ましい実施態様を示すブロック図、第２図
は第１図の更に詳細なブロック図、第３図は本発明のレ
ジスタ・ファイルのタイミングを示すタイミング図、お
よび第４図は本発明の詳細な説明に用いられるフロー図
である。 １０・・・レジスタ・ファイル・メモリー、１０−１・
・・ランダム・アクセス・メモリー（ＲＡＭ）部分、１
〇−３・・・入力クロック制御レジスタ・ブロック、１
０−７・・・出力マルチプレクサ回路ブロック、１０−
９・・・出力ラッチ・ブロック、１０−１１・・・書込
み制御ブロック、１０−１４・・・比較回路ブロック、
１０−３０・・・指令レジスタ、１０−３１・・・Ｄポ
ート指令レジスタ、１０−３５・・・Ｄポート・レジス
タ、１０−３６・・・アドレス・レジスタ、１０−３７
・・・Ｄポート・アドレス・レジスタ、１０−５０．１
０−５２．１０−５４．１０−７０．１０−７２・・・
マルチプレクサ回路。

Claims (1)

1. 【特許請求の範囲】 １、単一書込み入力を備えた二重ポート読出し／書込み
   メモーにおいて、 複数のアドレス指定可能な格納場所を有するランダム・
   アクセス・メモリー（ＲＡＭ）アレイを設け、該ＲＡＭ
   は、１組の書込みデータ、アドレスおよび書込み可能化
   入力ターミナルを含む前記単一書込みポートを有し、 １対のポートと関連する書込みデータ、アドレスおよび
   指令情報の組を格納するクロック制御された入力レジス
   タ手段と、 該レジスタ手段と接続され、前記組の情報を受け取るマ
   ルチプレクサ・セレクタ手段とを設け、該マルチプレク
   サ・セレクタ手段は、前記ＲＡＭの前記書込みデータ、
   アドレスおよび書込み可能ターミナルの対応するものへ
   前記組の情報を与えるように接続され、 前記マルチプレクサ・セレクタ信号に与えられる二安定
   書込み選択信号と、前記ＲＡＭ書込みパルス入力ターミ
   ナルへ与えられる第１および第２の順次書込みパルス信
   号を含む一連のタイミング信号を、各作動サイクルの間
   に前記メモリーへ与える入力手段を設け、前記ＲＡＭは
   、前記第１の書込みパルス信号により付勢されて、前記
   書込み選択信号が第１の状態にある時、前記セレクタ手
   段により与えられる前記指令情報に応答して関連する前
   記アドレスにより指定される前記複数の場所の１つに前
   記ポートの１つの前記データを書込み、また前記ＲＡＭ
   は、前記第２の書込みパルス信号により付勢されて、前
   記書込み選択信号が第２の状態にある時、前記指令情報
   に応答して関連する前記アドレスにより指定される前記
   場所の別の１つに前記ポートの別の１つの前記データを
   書込み、前記各作動サイクルの間に二重ポート書込み能
   力を生じるようにすることを特徴とするメモリー。 ２、各作動サイクルが、読出し部分と、拡張された変更
   部分と、短縮された書込み部分とを含み、前記第１およ
   び第２の一連の書込みパルス信号が、前記各作動サイク
   ルの前記拡張変更部分の間に生じることを特徴とする請
   求項１記載のメモリー。 ３、前記入力手段が、１対の入力ターミナルと１つの出
   力ターミナルとを少なくとも有するＡＮＤゲート手段を
   含み、該１対の入力ターミナルの１つは、前記マルチプ
   レクサ・セレクタ手段と接続されて、前記レジスタ手段
   から前記組の指令情報を受け取り、前記対の入力ターミ
   ナルの他の１つは、前記第１および第２の書込みパルス
   信号を受け取るように接続され、前記出力ターミナルは
   前記書込みパルス入力ターミナルと接続され、前記ＡＮ
   Ｄゲート手段は、前記各作動サイクルの間に、前記書込
   み選択信号に応答して前記マルチプレクサ選択手段によ
   り順次与えられる前記組の指令情報の関数として、前記
   第１および第２の書込みパルス信号を連続的に与えるこ
   とを特徴とする請求項２記載のレジスタ・ファイル・メ
   モリー。 ４、前記メモリーは更に、 前記ＲＡＭと接続されて、読出しポートに与えらえる読
   出しアドレスに応答して前記格納場所からデータをアク
   セスする少なくとも１対の読出しポートと、 前記ＲＡＭの格納場所から読出された前記データを一時
   的に格納する透過ラッチ手段と、前記読出しポートによ
   り読出されるデータを受け取るため前記透過ラッチ手段
   および前記ＲＡＭに、前記組の書込みデータ情報を受け
   取るため前記レジスタに接続されたデータ出力マルチプ
   レクサ・セレクタ手段と、 前記レジスタ手段と接続されて前記組の書込みアクセス
   および指令情報を受け取りかつ前記対の読出しポートと
   接続されて前記読出しアドレスを受け取る複数の組の入
   力を備えた比較手段とを設け、該比較手段は、前記出力
   データ・マルチプレクサ・セレクタ手段と接続された１
   組の出力を有し、該比較手段は、前記組の出力について
   信号を生じる前記読出しアドレスおよび前記書込みアド
   レスのいずれかの間の同一比較の検出と同時に、前記デ
   ータ・マルチプレクサ・セレクタ手段をして前記ＲＡＭ
   から読出された前記データの代わりに前記書込みデータ
   を前記透過ラッチ手段へ転送させて、各読出しポートの
   アクセスに応答して最も後の出力データが前記メモリー
   により与えられることを保証することを特徴とする請求
   項２記載のメモリー。 ５、前記比較手段が、 ＣＷＡ＝ＲＡおよびＣＷＣ＝１、あるいは ＤＷＡ＝ＲＡおよびＤＷＣ＝１、あるいは ＣＷＢ＝ＲＢおよびＣＷＣ＝１、あるいは ＤＷＢ＝ＲＢおよびＤＷＣ＝１ である時、前記読出し／書込みアドレス間で検出された
   前記各同一比較に対する出力信号を生成し、 但し、ＣＷＡ、ＤＷＡおよびＣＷＣ、ＤＷＣはそれぞれ
   前記レジスタ手段に格納された前記書込みアドレスおよ
   び指令情報と対応し、またＲＡおよびＲＢは前記読出し
   ポートに与えられた前記読出しアドレスに対応すること
   を特徴とする請求項４記載のメモリー。 ６、前記書込み選択信号が前記第１および第２の状態に
   ある時前記セレクタ手段により与えられる前記アドレス
   が、如何なる制約もなくコード化されて、前記各作動サ
   イクルの間前記同じ場所へ異なるデータを書込むことを
   可能にするよう該同じ場所を指定して、メモリーのテス
   トを容易にすることを特徴とする請求項２記載のメモリ
   ー。 ７、前記各作動サイクルの間前記書込み選択信号が同じ
   一連の状態を反復して、前記マルチプレクサ・セレクタ
   手段をして前記組の書込みデータ、アドレスおよび指令
   情報を常に同じ順序で選択させることを特徴とする請求
   項２記載のメモリー。 ８、前記一連のタイミング信号が、前記各作動サイクル
   の前記短縮書込み部分の間に生じるクロック信号を含み
   、前記入力手段が、次の作動サイクルの間に前記メモリ
   ーへ書込まれるべき前記組の書込みデータ、アドレスお
   よび指令情報を格納するため前記レジスタ手段へ前記ク
   ロック信号を与えることを特徴とする請求項２記載のメ
   モリー。 ９、前記アレイが複数のバイト幅のメモリー・モジュー
   ルを含み、各モジュールが予め定めた数の格納場所を有
   し、該モジュールは並列に配置されて所要のビット幅の
   所要数の場所を提供することを特徴とする請求項２記載
   のメモリー。 １０、前記メモリーが更に、 前記ＲＡＭと接続されて、前記読出しポートに与えられ
   た読出しアドレスに応答して前記格納場所からデータを
   アクセスする１対の読出しポートと、 前記ＲＡＭの格納場所から読出された前記データを一時
   的に格納する透過ラッチ手段と、前記透過ラッチ手段お
   よび前記ＲＡＭと接続されたデータ出力手段とを設け、 前記一連のタイミング信号が更に出力ラッチ使用可能化
   パルス信号を含み、該入力手段が、前記各作動サイクル
   の前記読出し部分の間に前記透過ラッチ手段へ前記出力
   ラッチ使用可能化パルス信号を与えて前記読出しポート
   により読出された前記データ出力手段から受け取る前記
   データを一時的に格納する手段を含むことを特徴とする
   請求項２記載のメモリー。 １１、単一書込み入力ポートを備えた二重ポート読出し
   ／書込みレジスタ・ファイル・メモリーにおいて、 複数のアドレス指定可能な格納場所を有するランダム・
   アクセス・メモリー（ＲＡＭ）アレイを設け、該ＲＡＭ
   は複数の書込みデータおよびアドレス入力ターミナルと
   １つの書込みパルス制御ターミナルとを含む前記単一書
   込み入力ポートを有し、 複数のクロック制御された入力レジスタを設け、該複数
   のレジスタの異なる対が１対のソースと関連する書込み
   データ、アドレスおよび指令情報を受け取り格納し、 入力ターミナルと制御入力ターミナルと多数の出力ター
   ミナルの組を各々が有する複数のマルチプレクサ回路を
   設け、該マルチプレクサ回路の異なるものの前記組の入
   力ターミナルが、前記対のソースから前記データ、アド
   レスおよび指令情報を受け取るように接続され、前記異
   なるマルチプレクサ回路の対応するものの前記出力ター
   ミナルが、前記ＲＡＭの前記多数の書込みデータ、アド
   レスおよび書込みパルス制御ターミナルと接続され、各
   マルチプレクサ回路の前記制御入力ターミナルが二安定
   書込み選択信号と接続され、各マルチプレクサ回路の前
   記制御入力ターミナルへ与えられる前記二安定書込み選
   択信号と、前記書込みパルス制御ターミナルへ与えられ
   る第１および第２の順次の書込みパルス信号とを含む一
   連のタイミング信号を各作動サイクルの間与える入力手
   段を設け、該第１の書込みパルス信号は、前記対のソー
   スの１つと関連する前記クロック制御された入力レジス
   タの１つに格納された前記データをこれと関連する、前
   記書込み選択信号が第１の状態にある時指定される前記
   指令情報の関数として前記マルチプレクサ回路の前記出
   力へ転送される前記アドレスにより指定される前記複数
   の格納場所の１つに前記ＲＡＭが書込むことを可能にし
   、前記書込み選択信号が第２の状態にある時、指定され
   た前記指令情報の関数として前記マルチプレクサ回路の
   前記出力へ転送される関連する前記アドレスにより指定
   される前記格納場所の１つに前記対のソースの別の１つ
   と関連する前記クロック制御された入力レジスタの別の
   １つに格納されたデータを前記ＲＡＭが書込むことを可
   能にすることにより各作動サイクルに対し二重書込み能
   力を与えることを特徴とする二重ポート読出し／書込み
   レジスタ・ファイル・メモリー。 １２、各作動サイクルが、読出し部分と、拡張された変
   更部分と、短縮された書込み部分とを含み、前記第１お
   よび第２の順次書込みパルス信号が前記各作動サイクル
   の前記拡張変更部分の間に生じることを特徴とする請求
   項１１記載のメモリー。 １３、前記入力手段が、少なくとも１対の入力ターミナ
   ルと１つの出力ターミナルとを含み、該対の入力ターミ
   ナルの１つが前記複数のマルチプレクサ回路の１つと接
   続されて、前記対のソースと関連する前記クロック入力
   レジスタから前記指令情報を受け取り、前記対の入力タ
   ーミナルの別の１つが前記第１および第２の順次の書込
   みパルス信号を受け取るように接続され、前記出力ター
   ミナルが前記書込みパルス・ターミナルと接続され、前
   記ＡＮＤゲート手段は、前記作動サイクルの間、前記ク
   ロック制御された入力レジスタの前記異なる対の１つか
   ら前記マルチプレクサ回路の前記異なる１つにより順次
   転送される前記指令情報の関数として前記書込みパルス
   信号を連続的に与えることを特徴とする請求項１２記載
   のレジスタ・ファイル・メモリー。 １４、前記メモリーが更に、 前記ＲＡＭと接続されて、前記読出しポートへ与えられ
   た読出しアドレスに応答して、前記格納場所からデータ
   をアクセスする少なくとも１対の読出しポートと、 各読出しポートの前記ＲＡＭの格納場所から読出された
   前記データを一時的に格納する複数の透過ラッチと、 前記透過ラッチと、前記ＲＡＭから読出されたデータを
   受け取るため前記ＲＡＭの読出しポートと、前記組の書
   込みデータ情報を受け取るため前記レジスタと接続され
   た複数のデータ出力マルチプレクサ回路と、 各々が前記レジスタ手段と接続されて前記組の書込みア
   ドレスおよび指令情報を受け取りかつ前記対の読出しポ
   ートの１つと接続されて読出しアドレスを受け取る複数
   の組の入力を有する１組の比較回路と設け、該各比較回
   路は前記複数の出力データ・マルチプレクサ回路の１つ
   と接続された１組の出力を有し、前記各比較回路は、前
   記読出しアドレスと前記書込みアドレスのいずれかの間
   の同一比較の検出と同時に前記組の出力に対して信号を
   生じて、前記データ・マルチプレクサ回路をして前記Ｒ
   ＡＭから読出された前記データの代わりに前記書込みデ
   ータを前記透過ラッチへ転送させて、各読出しポートの
   アクセスに応答して最も後の出力データが前記メモリー
   により与えられることを保証することを特徴とする請求
   項１１記載のメモリー。 １５、前記組の比較回路の１つが、 ＣＷＡ＝ＲＡおよびＣＷＣ＝１、あるいは ＤＷＡ＝ＲＡおよびＤＷＣ＝１、あるいは ＣＷＢ＝ＲＢおよびＣＷＣ＝１あるいは ＤＷＢ＝ＲＢおよびＤＷＣ＝１ である時、前記読出し／書込みアドレス間で検出された
   前記各同一比較に対する出力信号を生成し、 但し、ＣＷＡ、ＤＷＡおよびＣＷＣ、ＤＷＣはそれぞれ
   前記レジスタ手段に格納された前記書込みアドレスおよ
   び指令情報と対応し、またＲＡおよびＲＢは前記読出し
   ポートに与えられた前記読出しアドレスに対応すること
   を特徴とする請求項１４記載のメモリー。 １６、前記書込み選択信号が前記第１および第２の状態
   にある時前記マルチプレクサ回路の対応する１つにより
   与えられる前記アドレスが、如何なる制約もなくコード
   化されて、前記各作動サイクルの間同じ場所へ異なるデ
   ータを書込むことを可能にするよう該同じ場所を指定し
   て、メモリーのテストを容易にすることを特徴とする請
   求項１１記載のメモリー。 １７、前記各作動サイクルの間前記書込み選択信号が同
   じ一連の状態を反復して、前記複数のマルチプレクサ回
   路をして前記組の書込みデータ、アドレスおよび指令情
   報を常に同じ順序で選択させることを特徴とする請求項
   １２記載のメモリー。 １８、前記一連のタイミング信号が、前記各作動サイク
   ルの前記短縮書込み部分の間に生じるクロック信号を含
   み、前記入力手段が、次の作動サイクルの間に前記メモ
   リーへ書込まれるべき各ソースから受け取られる前記組
   の書込みデータ、アドレスおよび指令情報を格納するた
   め前記レジスタへ前記クロック信号を与えることを特徴
   とする請求項１２記載のメモリー。 １９、前記アレイは、各々が予め定めた数の格納場所を
   有する複数のバイト幅メモリー・モジュールを含み、該
   モジュールは並列に配置されて所要のビット幅の所要数
   の場所を提供することを特徴とする請求項１２記載のメ
   モリー。 ２０、前記メモリーが更に、 前記ＲＡＭと接続されて、前記読出しポートに与えられ
   た読出しアドレスに応答して前記格納場所からデータを
   アクセスする１対の読出しポートと、 各読出しポートの前記ＲＡＭの格納場所から読出された
   前記データを一時的に格納する複数の透過ラッチと、 該透過ラッチおよび前記ＲＡＭと接続されたデータ出力
   回路手段とを設け、 前記一連のタイミング信号が更に出力ラッチ使用可能化
   パルス信号を含み、前記入力手段は、前記各作動サイク
   ルの前記読出し部分の間に前記複数の透過ラッチへ前記
   出力ラッチ使用可能化パルス信号を与えて前記読出しポ
   ートにより読出された前記データ出力手段から受け取る
   前記データを一時的に格納する手段を含むことを特徴と
   する請求項１２記載のメモリー。 ２１、二重書込みポート操作を可能にするため標準的二
   重読出し単一書込みポートのランダム・アクセス・メモ
   リー（ＲＡＭ）部分を有する単一集積回路チップ上に集
   積されたディジタル・メモリー素子を構成する方法にお
   いて、 複数の前記ＲＡＭ部分を前記チップ上に並列に置いて所
   要数の格納場所と１つの所要のビット幅を提供するステ
   ップを含み、各ＲＡＭは複数のアドレス指定可能な格納
   場所を有し、前記単一書込みポートは、多数の書込みデ
   ータ、アドレスおよび書込みパルス制御ターミナルを含
   み、 多数のクロック制御されたオン・チップ入力レジスタを
   接続して、該レジスタの異なる対が、１対のソースと関
   連する組をなす書込みデータ、アドレスおよび指令情報
   を受け取るようにし、前記異なる対の入力レジスタと前
   記ＲＡＭ部分間に複数のオン・チップ・マルチプレクサ
   回路を接続するステップを含み、異なるマルチプレクサ
   回路が、前記入力レジスタから前記組の書込みデータ、
   書込みアドレスおよび書込み指令情報を前記単一書込み
   ポート・データ、アドレスおよび書込みパルス制御ター
   ミナルへ与え、 オン・チップ透過ラッチ回路を前記二重読出しポートに
   接続して前記ＲＡＭ部分から読出されたデータを受け取
   り、各作動サイクル間に一連のタイミング信号を前記チ
   ップへ与えるようにオン・チップ入力手段を接続するス
   テップを含み、前記一連のタイミング信号が、出力ラッ
   チ・ストローブ信号と、二安定書込み選択信号と、第１
   および第２の順次書込みパルス信号と、サイクル終了ク
   ロック信号とを含み、 前記出力ラッチ・ストローブ信号を前記透過ラッチ回路
   へ与えて前記ＲＡＭ部分から読出された前記データを格
   納し、 前記書込み選択信号を前記マルチプレクサ回路へ与えて
   、前記二安定書込み選択信号の状態の関数として、前記
   対のソースと関連する前記組の指令情報を順次転送し、 前記組の書込みアドレス情報により指定される場所に対
   する書込みデータについての前記操作サイクルの間前記
   ＲＡＭ部分が２回書込まれることを可能にするように、
   前記組の指令情報に応答して、前記第１および第２の順
   次の書込みパルス信号を各ＲＡＭ部分の前記書込みパル
   ス制御ターミナルへ与え、 前記サイクル終了クロック信号を前記多数の入力レジス
   タへ与えて、次の作動サイクルの間に前記ＲＡＭ部分へ
   書込まれるべき組の書込みデータ、アドレスおよび指令
   情報を格納するようにするステップを含むことを特徴と
   する方法。 ２２、前記各作動サイクルの間、前記ＲＡＭ部分の各々
   が読出し操作を最初に行って、正常な持続時間を有する
   前記透過ラッチ回路へデータを転送し、これに続いて前
   記各ＲＡＭ部分が二回書込まれ拡張された持続時間を有
   する変更操作を行い、かつ前記クロック制御された入力
   レジスタへ書込み操作を行い短縮された持続時間を有す
   るようにすることを特徴とする請求項２１記載の方法。