JPH0256115A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
- Publication number
- JPH0256115A JPH0256115A JP20770388A JP20770388A JPH0256115A JP H0256115 A JPH0256115 A JP H0256115A JP 20770388 A JP20770388 A JP 20770388A JP 20770388 A JP20770388 A JP 20770388A JP H0256115 A JPH0256115 A JP H0256115A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、被計測信号としてアナログ信号を取り扱う
計測分野に関するものである。
計測分野に関するものである。
第２図は、従来の逐次比較型Ａ／Ｄ変換装置であり１図
においてＳ、は被計測信号、（１）は上記被計測信号Ｓ
ａを入力しインピーダンス変換するバッファ、（２）は
上記被計測信号とＤ／Ａ変換回路（５）の信号を電圧比
較する電圧比較型コンパレータ、（３）は電圧比較型コ
ンパレータの信号を蓄積する逐次比較レジスタ、（４）
は基準電圧発生回路、（５）は上記基準電圧発生回路（
４）の電圧を入力し逐次比較レジスタ（３）のデータに
対応し几アナログ電圧を発生させるＤ／Ａ変換回路、（
６）は上記装置の動作タイミングを制御するタイミング
回路、 Ｄ、はＡ／Ｄ変換値でろる。
においてＳ、は被計測信号、（１）は上記被計測信号Ｓ
ａを入力しインピーダンス変換するバッファ、（２）は
上記被計測信号とＤ／Ａ変換回路（５）の信号を電圧比
較する電圧比較型コンパレータ、（３）は電圧比較型コ
ンパレータの信号を蓄積する逐次比較レジスタ、（４）
は基準電圧発生回路、（５）は上記基準電圧発生回路（
４）の電圧を入力し逐次比較レジスタ（３）のデータに
対応し几アナログ電圧を発生させるＤ／Ａ変換回路、（
６）は上記装置の動作タイミングを制御するタイミング
回路、 Ｄ、はＡ／Ｄ変換値でろる。
上記構成によるとＡ／Ｄ変換装置の計測精度１−１Ｄ／
Ａ変換回路そのものの分解能によってのみ装置の分解能
が決定されるため計測精度を向上させるためにはよシ良
い分解能を有したＤ／Ａ変換回路が必要となシ価格の増
加を招くという課題がめった。
Ａ変換回路そのものの分解能によってのみ装置の分解能
が決定されるため計測精度を向上させるためにはよシ良
い分解能を有したＤ／Ａ変換回路が必要となシ価格の増
加を招くという課題がめった。
この発明はかかる課Ｍを解消するなめになされたもので
、Ｄ／Ａ変換回路を変更することなく計測精度を向上で
きるＡ／Ｄ変換装置を得ることを目的とする。
、Ｄ／Ａ変換回路を変更することなく計測精度を向上で
きるＡ／Ｄ変換装置を得ることを目的とする。
この発明に係わるＡ／Ｄ変換装置は、第二のコンパレー
タによって基準電圧発生回路の出力電圧と外部からの入
力信号Ｓａを比較しその結果によりＡ ／ Ｄ変換回路
としての最上位ビットの判定を行い加算回路へのオフセ
ット電圧を供給するか否か制御している。このことによ
シ従来回路に比べ電圧の計測範囲を２倍に拡大でき、さ
らに上記加算回路の出力電圧をサンプルホールド回路に
てホールドした後差動増幅器にて上記入力信号Ｓａと、
上記加算回路出力電圧の差分のみを増幅し再度Ａ／Ｄ変
換することによシ本Ａ ／ Ｄ変換装置の最下位ビット
の判定を行う。
タによって基準電圧発生回路の出力電圧と外部からの入
力信号Ｓａを比較しその結果によりＡ ／ Ｄ変換回路
としての最上位ビットの判定を行い加算回路へのオフセ
ット電圧を供給するか否か制御している。このことによ
シ従来回路に比べ電圧の計測範囲を２倍に拡大でき、さ
らに上記加算回路の出力電圧をサンプルホールド回路に
てホールドした後差動増幅器にて上記入力信号Ｓａと、
上記加算回路出力電圧の差分のみを増幅し再度Ａ／Ｄ変
換することによシ本Ａ ／ Ｄ変換装置の最下位ビット
の判定を行う。
このため１本装置は従来の計測精度に比べ２倍の計測８
度と２倍の計測範囲を有することができる。
度と２倍の計測範囲を有することができる。
この発明に係わるＡ ／ Ｄ変換装置は、第二の電圧比
較コンパレータによって基準電圧発生回路の出力電圧と
外部からの入力信号Ｓａとの比較結果がＡ ／ Ｄ変換
装置としての最上位ビットの判定となシ、その結果をタ
イミング回路へ入力する。その結果、上記基準電圧発生
回路の出力電圧を超ないと判定した場合。
較コンパレータによって基準電圧発生回路の出力電圧と
外部からの入力信号Ｓａとの比較結果がＡ ／ Ｄ変換
装置としての最上位ビットの判定となシ、その結果をタ
イミング回路へ入力する。その結果、上記基準電圧発生
回路の出力電圧を超ないと判定した場合。
上記第二のスイッチ回路全絶縁状態とし上記基準電圧発
生回路の出力電圧を加算回路へのオフセット電圧として
供給しないよう上記第二のスイッチ回路を制御し、・従
来のＡ／Ｄ変換を実施する。また、上記比較結果が上記
基準電圧発生回路の出力電圧を超えたと判定した場合、
上記タイミング回路は上記第二のスイッチ回路を導通状
態とし、上記基準電圧発生回路の出力電圧を上記加算回
路へのオフセット電、圧として供給する。したがって、
第二の電圧比較コンパレータへはＤ／Ａ変換回路の出力
電圧プラス上記基準電圧発生回路の出力電圧を加算した
上記加算回路出力が供給されＡ／Ｄ変換を実施する。こ
のことより従来のＡ／Ｄ変換装置に比べ２倍の計測範囲
を有することができ、さらに上記Ｄ／Ａ変換回路の出力
電圧を上記タイミング回路の制御によりサンプルホール
ド回路にてホールドし、差動増幅器へ出力する。上記差
動増幅器ではバッファからの入力信号と上記サンプルホ
ールド回路出力電圧の差分のみを増幅し第一のスイッチ
回路経由上記第二の電圧比較コンパレータへ出力する。
生回路の出力電圧を加算回路へのオフセット電圧として
供給しないよう上記第二のスイッチ回路を制御し、・従
来のＡ／Ｄ変換を実施する。また、上記比較結果が上記
基準電圧発生回路の出力電圧を超えたと判定した場合、
上記タイミング回路は上記第二のスイッチ回路を導通状
態とし、上記基準電圧発生回路の出力電圧を上記加算回
路へのオフセット電、圧として供給する。したがって、
第二の電圧比較コンパレータへはＤ／Ａ変換回路の出力
電圧プラス上記基準電圧発生回路の出力電圧を加算した
上記加算回路出力が供給されＡ／Ｄ変換を実施する。こ
のことより従来のＡ／Ｄ変換装置に比べ２倍の計測範囲
を有することができ、さらに上記Ｄ／Ａ変換回路の出力
電圧を上記タイミング回路の制御によりサンプルホール
ド回路にてホールドし、差動増幅器へ出力する。上記差
動増幅器ではバッファからの入力信号と上記サンプルホ
ールド回路出力電圧の差分のみを増幅し第一のスイッチ
回路経由上記第二の電圧比較コンパレータへ出力する。
上記第二の軍、圧比較コンパレータでは再度Ａ／Ｄ変換
を実施しＡ／Ｄ変換装置の最下位ビットｆ！：得ること
ができる。
を実施しＡ／Ｄ変換装置の最下位ビットｆ！：得ること
ができる。
したがって本装置は従来のＡ／ＤＫ換装置換装へ入力電
圧範囲で２倍、訂測Ｍ度でも２倍とすることができる。
圧範囲で２倍、訂測Ｍ度でも２倍とすることができる。
第１図は、この発明の一実施例を示す構成図である。
図において：（１）から（６）は上記従来回路と全く同
一のものである。
一のものである。
上記第一図において、第二の電圧比較型コンパレータ（
２ｂ）はバッファ回路＋１１の出力と基準電圧発生回路
（４）の出力電圧を比較し結果をレジスタ回路（７）へ
出力するとともにタイミング回路（６）へ入力する。こ
の結果が本装置の最上位ビットの判定結果となシ、上記
タイミング回路（６）では第二の電圧比較型コンパレー
タ（２ｂ）の結果をもとに第二のスイッチ回路（８ｂ）
へ制御信号を出力する。例えば上記第二の電圧比較型コ
ンパレータ（２ｂ）の比較結果、上記基準電圧発生回路
（４）の出力電圧が上記バッファ回路（１）の出力より
大きいと判定した場合。
２ｂ）はバッファ回路＋１１の出力と基準電圧発生回路
（４）の出力電圧を比較し結果をレジスタ回路（７）へ
出力するとともにタイミング回路（６）へ入力する。こ
の結果が本装置の最上位ビットの判定結果となシ、上記
タイミング回路（６）では第二の電圧比較型コンパレー
タ（２ｂ）の結果をもとに第二のスイッチ回路（８ｂ）
へ制御信号を出力する。例えば上記第二の電圧比較型コ
ンパレータ（２ｂ）の比較結果、上記基準電圧発生回路
（４）の出力電圧が上記バッファ回路（１）の出力より
大きいと判定した場合。
上記タイミング回路（６）では上記第二のスイッチ回路
（８ｂ）を絶縁状態とするように制御し。
（８ｂ）を絶縁状態とするように制御し。
上記基準電圧発生回路（４）の出力電圧勿加算回路（９
）へ供給しない。
）へ供給しない。
これにより上記加算回路（９）の出力゛電圧は。
上記基準゛電圧発生回路（４）の出力゛電圧とＤ／Ａ変
換回路（５）の出力゛電圧の加算された電圧となる。こ
のため、上記バッファ回路（１）の出力は第一のスイッ
チ回路（＆１）を経由して第一の電圧比較型コンパレー
タ（２ａ）で上記加算回路（９）出力電圧と′直圧比較
することによυ逐次比較型Ａ／Ｄ変換を行いその結果は
逐次比較レジスタ（３）に得ることができる。上記逐次
比較レジスタ（３）の比４！！２は上記レジスタ回路（
７）へ先の上記第二の電圧比較型コンパレータ（２ｂ）
の結果とともに蓄積・出力しＡ ／ Ｄ ｉ換データ烏
とする。さらに、上記加算回路（９）出力電圧を上記タ
イミング回路（６）の制御によりサンプルホールド回路
αｅにてホールドする。上記タイミング回路（６）では
、上記逐次比較レジスタ（３）の結果を解除し初期状態
に戻すと共に、上記第一のスイッチ回路（８ａ）を制御
してスイッチ選択状態を差動増幅器συへと変更する。
換回路（５）の出力゛電圧の加算された電圧となる。こ
のため、上記バッファ回路（１）の出力は第一のスイッ
チ回路（＆１）を経由して第一の電圧比較型コンパレー
タ（２ａ）で上記加算回路（９）出力電圧と′直圧比較
することによυ逐次比較型Ａ／Ｄ変換を行いその結果は
逐次比較レジスタ（３）に得ることができる。上記逐次
比較レジスタ（３）の比４！！２は上記レジスタ回路（
７）へ先の上記第二の電圧比較型コンパレータ（２ｂ）
の結果とともに蓄積・出力しＡ ／ Ｄ ｉ換データ烏
とする。さらに、上記加算回路（９）出力電圧を上記タ
イミング回路（６）の制御によりサンプルホールド回路
αｅにてホールドする。上記タイミング回路（６）では
、上記逐次比較レジスタ（３）の結果を解除し初期状態
に戻すと共に、上記第一のスイッチ回路（８ａ）を制御
してスイッチ選択状態を差動増幅器συへと変更する。
上記差動増幅器Ｉでは上記サンプルホールド回路（１１
の出力電圧と上記バッファ回路（１）の出力電圧の差分
の電圧をゲイン２倍で増幅し上記第一のスイッチ回路（
８ａ）経由上記第一の電圧比較型コンパレータ（２ａ）
へ出力し逐次比較型Ａ／Ｄ変換を行いその結果本装置の
最下位ピッ［）ｂを得ることができる。以上の動作を行
うことにより計測範囲が２倍・計測精度が２倍の逐次比
較型Ａ ／ Ｄ Ｋ換装置を得ることができる。また、
上記第二の電圧比較型コンパレータ（２ｂ）の比較結果
、上記基準電圧発生回路（４）の出力電圧が上記バッフ
ァ回路（１１の出力が大きいと判断した場合、上記タイ
ミング回路（６）では上記第二のスイッチ回路（８ｂ）
を導通状態とするよう制御し、上記基準電圧発生回路（
４）の出力電圧を上記加算回路（９）へ供給する。
の出力電圧と上記バッファ回路（１）の出力電圧の差分
の電圧をゲイン２倍で増幅し上記第一のスイッチ回路（
８ａ）経由上記第一の電圧比較型コンパレータ（２ａ）
へ出力し逐次比較型Ａ／Ｄ変換を行いその結果本装置の
最下位ピッ［）ｂを得ることができる。以上の動作を行
うことにより計測範囲が２倍・計測精度が２倍の逐次比
較型Ａ ／ Ｄ Ｋ換装置を得ることができる。また、
上記第二の電圧比較型コンパレータ（２ｂ）の比較結果
、上記基準電圧発生回路（４）の出力電圧が上記バッフ
ァ回路（１１の出力が大きいと判断した場合、上記タイ
ミング回路（６）では上記第二のスイッチ回路（８ｂ）
を導通状態とするよう制御し、上記基準電圧発生回路（
４）の出力電圧を上記加算回路（９）へ供給する。
これにより上記加算回路（９）の出力′は圧は、上記基
準゛電圧発生回路（４）の出力電圧と上記Ｄ／Ａ変換回
路（５）の出力゛成田の加算された゛電圧となる。さら
に上記バッファ回路（１）の出力は第一のスイッチ回路
（８ａ）を経由して第一の電圧比較型コンパレータ（２
ａ）で上記加算回路（９）出力電圧と市１圧比較するこ
とにより逐次比較型Ａ／Ｄ変換を行いその結果は逐次比
較レジスタ（３）に得ることができる。上記逐次比較レ
ジスタ（３）の結果は上記レジスタ回路（７）へ先の上
記第二の電圧比軟型コンパレータ（２ｂ）の結果ととも
に薔檀・出力しＡ ／ Ｄ変換データＤａとする。さら
に、上記加算回路（９）出力電圧を上記タイミング回路
（６）の制御によりサンプルホールド回路ａ０にてホー
ルドする。上記タイミング回路（６）では、上記逐次比
較レジスタ（３）の結果を解除し初期状態に戻すと共に
、上記第一のスイッチ回路（８ａ）を制御してスイッチ
選択状態を上記差動増幅器σＢへと変更する。上記差動
増幅′ａｔｌυでは上記サンプルホールド回路αＯの出
力電圧と上記バッファ回路（１）の出力電圧の差分の酸
比をゲイン２倍で増幅し上記第一のスイッチ回路（８ａ
）経由上記第一の電圧比較型コンパレータ（２ａ）へ出
力し逐次比較塵Ａ／Ｄ変換を行いその結果本装置の最下
位ビットＤｂを得ることができる。以上の動作を行うこ
とにより、上記第二の電圧比較型コンパレータ（２ｂ）
の比較結果、上記基準電圧発生回路（４）の出力電圧が
上記バッファ回路（１）の出力より大きいと判定した場
合と同様計測範囲が２倍・計測精度が２倍の逐次比較型
Ａ ／ Ｄ変換装置ｔ’を得ることができる。
準゛電圧発生回路（４）の出力電圧と上記Ｄ／Ａ変換回
路（５）の出力゛成田の加算された゛電圧となる。さら
に上記バッファ回路（１）の出力は第一のスイッチ回路
（８ａ）を経由して第一の電圧比較型コンパレータ（２
ａ）で上記加算回路（９）出力電圧と市１圧比較するこ
とにより逐次比較型Ａ／Ｄ変換を行いその結果は逐次比
較レジスタ（３）に得ることができる。上記逐次比較レ
ジスタ（３）の結果は上記レジスタ回路（７）へ先の上
記第二の電圧比軟型コンパレータ（２ｂ）の結果ととも
に薔檀・出力しＡ ／ Ｄ変換データＤａとする。さら
に、上記加算回路（９）出力電圧を上記タイミング回路
（６）の制御によりサンプルホールド回路ａ０にてホー
ルドする。上記タイミング回路（６）では、上記逐次比
較レジスタ（３）の結果を解除し初期状態に戻すと共に
、上記第一のスイッチ回路（８ａ）を制御してスイッチ
選択状態を上記差動増幅器σＢへと変更する。上記差動
増幅′ａｔｌυでは上記サンプルホールド回路αＯの出
力電圧と上記バッファ回路（１）の出力電圧の差分の酸
比をゲイン２倍で増幅し上記第一のスイッチ回路（８ａ
）経由上記第一の電圧比較型コンパレータ（２ａ）へ出
力し逐次比較塵Ａ／Ｄ変換を行いその結果本装置の最下
位ビットＤｂを得ることができる。以上の動作を行うこ
とにより、上記第二の電圧比較型コンパレータ（２ｂ）
の比較結果、上記基準電圧発生回路（４）の出力電圧が
上記バッファ回路（１）の出力より大きいと判定した場
合と同様計測範囲が２倍・計測精度が２倍の逐次比較型
Ａ ／ Ｄ変換装置ｔ’を得ることができる。
以上のように、この発明によれば被計測信号と基準電圧
発生回路の出力電圧の比較により本装置の最上位ビット
の判定をし加算回路へのオフセット電圧としさらにサン
プルホールド回路の出力電圧とバッファ回路の出力電圧
を差動増幅器にて差分のみを増幅し再＃Ａ／Ｄ変換する
ことにより本装置の最下位ビットの判定を行い、従来の
Ａ／Ｄ変換回路に比べ２倍の計測範囲・２倍の計測積置
を得ることができる。
発生回路の出力電圧の比較により本装置の最上位ビット
の判定をし加算回路へのオフセット電圧としさらにサン
プルホールド回路の出力電圧とバッファ回路の出力電圧
を差動増幅器にて差分のみを増幅し再＃Ａ／Ｄ変換する
ことにより本装置の最下位ビットの判定を行い、従来の
Ａ／Ｄ変換回路に比べ２倍の計測範囲・２倍の計測積置
を得ることができる。
第１図はこの発明の一爽／７１ＩＩ例を示す装置の構成
図、第２図は従来の装置！ｌｔ金示す構成図でめる図に
おいて（１）はバッファ回路、 （２ａ）は第一の電
圧比較型フンパレータ、 （２ｂ）は第二の電圧比較
型コンパレータ、（３）は逐次比較レジスタ、（４）は
基準電圧発生回路１（５）はＤ／Ａ変換回路、（６）は
タイミング回路、（７）はレジスタ回路、 （８ａ）
は第一のスイッチ回路、 （ｓｂ）は第二のスイッチ
回路、（９）は加算回路、 ｎ１ｌｌはサンプルホール
ド回路αυは差動増幅器である。 なお１図中同一符号は同一ま′ｆｃ、は相当部分を示す
。
図、第２図は従来の装置！ｌｔ金示す構成図でめる図に
おいて（１）はバッファ回路、 （２ａ）は第一の電
圧比較型フンパレータ、 （２ｂ）は第二の電圧比較
型コンパレータ、（３）は逐次比較レジスタ、（４）は
基準電圧発生回路１（５）はＤ／Ａ変換回路、（６）は
タイミング回路、（７）はレジスタ回路、 （８ａ）
は第一のスイッチ回路、 （ｓｂ）は第二のスイッチ
回路、（９）は加算回路、 ｎ１ｌｌはサンプルホール
ド回路αυは差動増幅器である。 なお１図中同一符号は同一ま′ｆｃ、は相当部分を示す
。
Claims (1)
- 外部より与えられる被計測信号をインピーダンス変換す
るバッファと、上記バッファの出力とＤ／Ａ変換回路出
力電圧を電圧比較する第一の電圧比較型コンパレータと
、上記第一の電圧比較型コンパレータの比較結果を入力
するとともにタイミング回路によって動作速度を制御さ
れる逐次比較レジスタと、上記逐次比較レジスタの出力
をアナログ電圧に変換するＤ／Ａ変換回路と、上記Ｄ／
Ａ変換回路に基準電圧を供給する基準電圧発生回路とか
ら構成されるＡ／Ｄ変換装置において、上記バッファの
出力を分岐して入力する差動増幅器と、第一のスイッチ
回路と、第二の電圧比較型コンパレータと、上記タイミ
ング回路により制御される第二のスイッチ回路と、上記
Ｄ／Ａ変換回路出力電圧と、上記第二のスイッチ回路経
由供給される上記基準電圧発生回路の出力を電圧加算す
る加算回路と、上記加算回路の出力電圧を上記タイミン
グ回路の制御によりサンプリングし電圧をホールドする
サンプルホールド回路とを備えたことを特徴とするＡ／
Ｄ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20770388A JPH0256115A (ja) | 1988-08-22 | 1988-08-22 | Ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20770388A JPH0256115A (ja) | 1988-08-22 | 1988-08-22 | Ａ／ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0256115A true JPH0256115A (ja) | 1990-02-26 |
Family
ID=16544169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20770388A Pending JPH0256115A (ja) | 1988-08-22 | 1988-08-22 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0256115A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100340073B1 (ko) * | 1998-12-30 | 2002-07-18 | 박종섭 | 연속적접근방식아날로그-디지털변환기 |
-
1988
- 1988-08-22 JP JP20770388A patent/JPH0256115A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100340073B1 (ko) * | 1998-12-30 | 2002-07-18 | 박종섭 | 연속적접근방식아날로그-디지털변환기 |
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