JPH02116224A - Ａ／ｄ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、被計測信号としてアナログ信号を取り扱う
計測分野に関するものである。

〔従来の技術〕

第２図は、従来の逐次比較型Δ／Ｉ）変換装置であり１
図においてＳａは被計測信号、（Ｉ）はＬ記被計測信号
とＤ／Ａ変換回路（４）の信号を電圧比較する電圧比較
型コンパレータ、（２）は電圧比較型コンパレータの信
号を蓄積する逐次比較レジスタ。

（３）は基準電圧発生回路、（４）は上記基準電圧発生
回路（３）の電圧を入力し逐次比較レジスタ（２）のデ
ータに対応したアナログ電圧を発生させるＤ／Ａ変換回
路、（５）は上記装置の動作のタイミングを制御するタ
イミング回路、ＤａはＡ／Ｄ変換値である〔発明が解決
しようとする課題〕 上記構成によるとＡ／Ｄ変換装置の計測装置はＤ／Ａ変
換回路そのものの分解能によってのみ装置の分解能が決
定されるため計測精度を向上させるためにはより良い分
解能を有したＤ／Ａ変換回路が必要となり価格の増加を
招くという課題があった。

この発明はかかる課題を解消するためになされたもので
、Ｄ／Ａ変換回路を変更することなく計測精度を向−Ｆ
できるＡ／Ｄ変換装置を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係わるＡ／Ｄ変換装置は２入力信号Ｓａを増
幅器にて２倍に増幅しその信号ＳＡを第二のコンパレー
タによって基準電圧発生回路の出力電圧と増幅器の出力
信号ＳＡを比較し、その結果によりＡ／Ｄ変換回路とし
ての最上位ビットの判定ヲ行い、加算回路へのオフセッ
ト電圧を供給するか否か制御している。

このことにより従来回路に比べ電圧の計測精度を２倍に
でき、さらに−上記加算回路の出力電圧をサンプルホー
ルド回路にてホールドした後差動増幅器にて上記増幅器
の出力信号ＳＡと、上記加算回路出力電圧の差分のみを
増幅し再度Ａ／Ｄ変換することにより本Ａ／Ｄ変換装置
の最下位ビットの判定を行う。

このため１本装置は従来の計測精度に比べ４倍の計測精
度を有することができる。

〔作用〕

この発明に係わるＡ／Ｄ変換装置は、入力信号Ｓａを増
幅器にて増幅しその信号ＳＡを第二の電圧比較コンパレ
ータによって基準電圧発生回路の出力電圧と比較し、結
果がＡ／Ｄ変換装置としての最上位ビットの判定となり
、その結果をタイミング回路へ入力する。

その結果、上記基準電圧発生回路の出力電圧を超えない
と判定した場合、上記第二のスイッチ回路を絶縁状態と
し上記基準電圧発生回路の出力電圧を加算回路へのオフ
セット電圧として供給しないよう」１記第二のスイッチ
回路を制御し、従来のＡ／Ｄ変換を実施する。

また、上記比較結果が上記基準電圧発生回路の出力電圧
を超えたと判定した場合、−上記タイミング回路は上記
第二のスイッチ回路を導通状態とし上記基準電圧発生回
路の出力電圧を上記加算回路へのオフセット電圧として
供給する。

したがって、第二の電圧比較コンパレータへはＤ／Ａ変
換回路の出力電圧プラス上記基準電圧発生回路の出力電
圧を加算した上記加算回路出力が供給されＡ／Ｄ変換を
実施する。

このことより従来のＡ／Ｄ変換装置に比べ２倍の計測精
度を有することができ、さらに］二１ＤりＡ変換回路の
出力電圧を−に記タイミング回路の制御によりサンプル
ホールド回路にてホールドし。

差動増幅器へ出力する。

上記差動増幅器では増幅器からの入力信号と上記サンプ
ルホールド回路出力電圧の差分のみを増幅し第一のスイ
ッチ回路経由上記第二の電圧比較コンパレータへ出力す
る。上記第二の電圧比較コンパレータでは再度Ａ／Ｄ変
換を実施しＡ／Ｄ変換装置の最下位ビットを得ることが
できる。

従って本装置は従来のＡ／Ｄ変換装置と比べ。

計測精度を４倍とすることができる。

〔実施例〕

第１図は、この発明の一実施例を示す構成図である。

図において、（１）から（５）は上記従来回路と全く同
一のものである。

上記第一図において、外部から入力される被計測信号Ｓ
ａを増幅器（６）で２倍に増幅し、第二の電圧比較型コ
ンパレータ（１ｂ）にて−上記増幅器（６）の出力と基
準電圧発生回路（３）の出力電圧を比較し結果をレジス
タ回路（７）へ出力するとともにタイミング回路（５）
へ入力する。　この結果が本装置の最上位ビットの判定
結果となり、上記タイミング回路（５）では第二の電圧
比較型コンパレータ（１ｂ）の結果をもとに第二のスイ
ッチ回路（８ｂ）へ制御信号を出力する。

例えば上記第二の電圧比較型コンパレータ（１ｂ）の比
較結果、上記基準電圧発生回路（３）の出力電圧が上記
増幅器（６）の出力より大きいと判定した場合、上記タ
イミング回路（５）では上記第二のスイッチ回路（８ｂ
）を絶縁状態とするよう制御し、１−基準準電圧発生回
路（３）の出力電圧を加算回路（９）へ供給しない。　
これによりＩ−加算算回路（９）の出力電圧は、−１；
基準準電圧発生回路（３）の出力電圧とＩ）　／　Ａ変
換回路（４）の出力電圧の加算された電圧となる。

このため、Ｊ二記増幅器（６）の出力は第一のスイッチ
回路（８ａ）を経由して第一の電圧比較型コンパレータ
（１ａ）で−ｈ加算算回路（９）出力電圧と電圧比較す
ることにより逐次比較型Δ／Ｄ変換を行いその結果は逐
次比較レジスタ（２）に得ることかできる。

一１―記逐次比較レジスタ（２）の結果は、上記レジス
タ回路（７）へ先の上記第二の電圧比較型コンパレータ
（Ｉｂ）の結果とともに蓄積・出力しへ／Ｄ変換データ
Ｄａとする。

さらに、Ｌ加算算回路（９）出力電圧を上記タイミング
回路（５）の制御によりサンプルホールド回路（１０）
にてホールドする。

上記タイミング回路（５）では、−上記逐次比較レジス
タ（２）の結果を解除し初期状態に戻すと共に＋−ｈ記
第−のスイッチ回路（８ａ）を制御してスイッチ選択状
態を差動増幅器（１１）へと変更する。

−上記差動増幅器（１１）では、Ｊ二基すンプルホール
ド回路（１０）の出力電圧と−に尼僧幅器（６）の出力
電圧の差分の電圧をゲイン２倍で増幅し、ｌ−記第一の
スイッチ回路（８ａ）経由上記第一の電圧比較型コンパ
レータ（１ａ）へ出力し逐次比較型Ａ／Ｄ変換を行い、
その結果本装置のＡ／Ｄ変換結果最丁位ビットＤｂを得
ることができる。

以」−の動作を行うことにより、計測精度が４倍の逐次
比較型Ａ／Ｄ変換装置を得ることができるまた。ｌ−記
第二の電圧比較型コンパレータ（１ｂ）の比較結果、］
−記基準電圧発生回路（３）の出力電圧が上記増幅器（
６）の出力より大きいと判定した場合、」―記タイミン
グ回路（５）では上記第二のスイ、。

子回路（８ｂ）を導通状態とするよう制御し、に基準準
電圧発生回路（３）の出力電圧を」１記加算回路（９）
へ供給する。

これにより］−記加算回路（９）の出力電圧は、−１−
基準準電圧発生回路（３）の出力電圧と上記Ｄ／Δ変換
回路（４）の出力電圧の加算された電圧となる。

さらに−］−記バッファ回路（＋）の出力は、第一のス
イッチ回路（８ａ）を経由して第一の電圧比較型フンパ
レータ（１ａ）で上記加算回路（９）出力電圧と電圧比
較することにより逐次比較型Δ／Ｄ変換を行いその結果
は逐次比較レジスタ（２）に得ることができる。

−に記逐次比較レジスタ（２）の結果は、Ｊ−記レジス
タ回路（７）へ先の上記第二の電圧比較型コンパレータ
（Ｉｂ）の結果とともに蓄積・出力しＡ／Ｄ変換データ
Ｄａとする。

さらに、」１記加算回路（９）出力電圧を４−記タイミ
ング回路（５）の制御によりサンプルホールド回路（１
０）にてホールドする。

−に記タイミング回路（５）では、−に記逐次比較レジ
スタ（２）の結果を解除し初期状態に戻すと共に上記第
一のスイッチ回路（８ａ）を制御してスイ・ノチ選択状
態を上記差動増幅器（Ｉ＋）へと変更する。

上記差動増幅器（１１）では、上記サンプルホールド回
路（１０）と上記増幅器（６）の出力電圧との出力電圧
の差分の電圧をゲイン２倍で増幅し、」〕記第のスイッ
チ回路（８ａ）経由−４二記第−・の電圧比較型コンパ
レータ（２ａ）へ出力し逐次比較型Ａ／Ｄ変換を行い、
その結果本装置のＡ／Ｄ変換結果最下位ビットＤｂを得
ることができる。

以上の動作を行うことにより、上記第二の電圧比較型コ
ンパレータ（２ｂ）の比較結果、−上記基準電圧発生回
路（３）の出力電圧が上記バッファ回路（１）の出力よ
り大きいと判定した場合と同様計測精度が４倍の逐次比
較型Ａ／Ｄ変換装置を得ることができる。

〔発明の効果〕

以」二のように、この発明によれば被計測信号を増幅器
にて２倍とした後に基準電圧発生回路の出力電圧と比較
することにより本装置の最−ヒ位ビットの判定をし加算
回路へのオフセット電圧とし。

さらにサンプルホールド回路の出力電圧とバッファ回路
の出力電圧を差動増幅器にて差分のみを増幅し、再度Ａ
／Ｄ変換することにより本装置の最下位ビットの判定を
行い、従来のＡ／Ｄ変換回路に比べ４倍の計測精度を得
ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す装置の構成図、第２
図は従来の装置を示す構成図である。 図において（Ｉａ）は第一の電圧比較型コンパレータ、
　（ｌｂ）は第二の電圧比較型コンパレータ、（２）は
逐次比較レジスタ、（３）は基準電圧発生回路、（４）
はＤ／Ａ変換回路、（５）はタイミング回路、（６）は
増幅器、（７）はレジスタ回路、　（８ａ）は第一のス
イッチ回路、　（８ｂ）は第二のスイッチ回路（９）は
加算回路。 （１０）はサンプルホールド回路、　（ＩＩ）は差動増
幅器である。 なお１図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 外部より与えられる被計測信号をＤ／Ａ変換回路出力電
   圧と電圧比較する第一の電圧比較型コンパレータと、上
   記第一の電圧比較型コンパレータの比較結果を入力する
   とともにタイミング回路によって動作速度を制御される
   逐次比較レジスタと上記逐次比較レジスタの出力をアナ
   ログ電圧に変換するＤ／Ａ変換回路と、上記Ｄ／Ａ変換
   回路に基準電圧を供給する基準電圧発生回路とから構成
   されるＡ／Ｄ変換装置において、外部より与えられる被
   計測信号を増幅する増幅器と上記増幅器の出力と上記増
   幅器の出力を分岐して入力する差動増幅器と、第一のス
   イッチ回路と、第二の電圧比較型コンパレータと、上記
   タイミング回路により制御される第二のスイッチ回路と
   、上記Ｄ／Ａ変換回路出力電圧と、上記第二のスイッチ
   回路経由供給される上記基準電圧発生回路の出力を電圧
   加算する加算回路と、上記加算回路の出力電圧を上記タ
   イミング回路の制御によりサンプリングし電圧をホール
   ドするサンプルホールド回路とを備えたことを特徴とす
   るＡ／Ｄ変換装置。