JPH0256656A - メモリシステム - Google Patents
メモリシステムInfo
- Publication number
- JPH0256656A JPH0256656A JP63208965A JP20896588A JPH0256656A JP H0256656 A JPH0256656 A JP H0256656A JP 63208965 A JP63208965 A JP 63208965A JP 20896588 A JP20896588 A JP 20896588A JP H0256656 A JPH0256656 A JP H0256656A
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- JP
- Japan
- Prior art keywords
- parity
- rom
- data
- circuit
- memory system
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、計算機やマイクロコンピュータを用いた端
末機器等の各種電子機器におけるメモリシステムに関し
、特にＲＯＭ（リード・オンリー・メモリ）を含むメモ
リシステムに関するものである。
末機器等の各種電子機器におけるメモリシステムに関し
、特にＲＯＭ（リード・オンリー・メモリ）を含むメモ
リシステムに関するものである。
［従来の技術］
第２図は例えば特公昭６２−３５２０号公報に示された
従来のメモリシステムを示すブロック図であり９図にお
いて、１はメモリシステムの主たる構成要素である１０
２４Ｘ８ビツトのＲＯＭ、２はこのＲＯＭＩのパリティ
チェックを行なうために設けられた１０２４ｘｌビツト
のＲＡＭ（ランダム・アクセス・メモリ）であり、これ
らのＲＯＭ１およびＲＡＭ２には共通のアドレスａ７を
通じてアドレス信号が与えられるようになっている。
従来のメモリシステムを示すブロック図であり９図にお
いて、１はメモリシステムの主たる構成要素である１０
２４Ｘ８ビツトのＲＯＭ、２はこのＲＯＭＩのパリティ
チェックを行なうために設けられた１０２４ｘｌビツト
のＲＡＭ（ランダム・アクセス・メモリ）であり、これ
らのＲＯＭ１およびＲＡＭ２には共通のアドレスａ７を
通じてアドレス信号が与えられるようになっている。
また、３は所期設定時にＲＯＭ１からのり−ドデータか
らパリティを生成しＲＡＭ２へ書き込むためのパリティ
発生回路、４は通常動作においてＲＯＭ１からのリード
データとＲＡＭ２からのパリティビットによってパリテ
ィチェックを行なうパリティ検出回路であり、これらの
パリティ発生回路３およびパリティ検出回路４には、Ｒ
ＯＭＩのデータ線８が接続されている。さらに、５はパ
リティ検出回路４の出力の送出を制御するためのアンド
ゲート、６はＲＡＭ２の読出しを制御するためのアンド
ゲート、９はパリティ検出制御線、１０はリードストロ
ーブ（読出制御線）、１１はライトストローブ（書込制
御線）である。
らパリティを生成しＲＡＭ２へ書き込むためのパリティ
発生回路、４は通常動作においてＲＯＭ１からのリード
データとＲＡＭ２からのパリティビットによってパリテ
ィチェックを行なうパリティ検出回路であり、これらの
パリティ発生回路３およびパリティ検出回路４には、Ｒ
ＯＭＩのデータ線８が接続されている。さらに、５はパ
リティ検出回路４の出力の送出を制御するためのアンド
ゲート、６はＲＡＭ２の読出しを制御するためのアンド
ゲート、９はパリティ検出制御線、１０はリードストロ
ーブ（読出制御線）、１１はライトストローブ（書込制
御線）である。
次に動作について説明する。
電源投入時、１０２４Ｘ８ビツトのＲＯＭ１内のデータ
は確定しているが、パリティ情報を格納するＲＡＭＺ内
のデータは確定していない。従って、電源投入時におけ
る初期設定処理にてＲＡＭ２ヘパリテイ情報を格納する
。まず、初期設定処理中はパリティ検出制御線９に′１
Ｌ Ｏ，Ｉ＋レベルの信号を与え、アンドゲート５，
６によりパリティ検出回路４からの出力信号とＲＡＭ読
み出し信号とを無効とする。ただしパリティ検出飽きろ
４の出力信号およびＲＡＭ読み出し信号はともに“Ｈｉ
ｇｈ”レベルの時に有意とする。
は確定しているが、パリティ情報を格納するＲＡＭＺ内
のデータは確定していない。従って、電源投入時におけ
る初期設定処理にてＲＡＭ２ヘパリテイ情報を格納する
。まず、初期設定処理中はパリティ検出制御線９に′１
Ｌ Ｏ，Ｉ＋レベルの信号を与え、アンドゲート５，
６によりパリティ検出回路４からの出力信号とＲＡＭ読
み出し信号とを無効とする。ただしパリティ検出飽きろ
４の出力信号およびＲＡＭ読み出し信号はともに“Ｈｉ
ｇｈ”レベルの時に有意とする。
そして、アドレス線７にアドレス信号を与えるとともに
リードストローブ１０に読み出し信号（”Ｈｉｇｈ”レ
ベル）を与えて、ＲＯＭ１からデータをｒ−夕線８に読
み出す。このＲＯＭ１より出力されたデータからパリテ
ィ発生回路３によってパリティを発生しこのパリティ情
報をＲＡＭ２に書き込む。このとき、ライトストローブ
１１に書き込み信号を与えると、ＲＡＭ２へのアドレス
信号はＲＯＭ１と同じものが与えられているので、ＲＯ
Ｍ１と同じアドレスのＲＡＭエリア内にパリティ発生回
路３から出力されたパリティ情報が書き込まれる。
リードストローブ１０に読み出し信号（”Ｈｉｇｈ”レ
ベル）を与えて、ＲＯＭ１からデータをｒ−夕線８に読
み出す。このＲＯＭ１より出力されたデータからパリテ
ィ発生回路３によってパリティを発生しこのパリティ情
報をＲＡＭ２に書き込む。このとき、ライトストローブ
１１に書き込み信号を与えると、ＲＡＭ２へのアドレス
信号はＲＯＭ１と同じものが与えられているので、ＲＯ
Ｍ１と同じアドレスのＲＡＭエリア内にパリティ発生回
路３から出力されたパリティ情報が書き込まれる。
以下、このようにアドレス信号を０番地から１０２３番
地まで順次変えてやり、ＲＯＭＩの全てのデータに対す
るパリティ情報をＲＡＭ２内の対応するエリアに格納す
る。
地まで順次変えてやり、ＲＯＭＩの全てのデータに対す
るパリティ情報をＲＡＭ２内の対応するエリアに格納す
る。
この動作が終了した時点、つまり、初期設定処理が完了
した時点で、パリティ検出制御線９に１′Ｈｉｇｈ ”
レベルの信号を与え、通常のＲＯＭＩの読み出し動作に
入る。以後、アドレス線７およびリードストローブ１０
にそれぞれアドレス信号およびメモリ読み出し信号を与
えてやると、ＲＯＭ１から８ビツトデータが、またＲＡ
Ｍ２から１ビツトのパリティ情報が得られ、これらのデ
ータをパリティ検出回路４に与えることにより、パリテ
ィチェックが行なわれる。パリティ検出回路４により、
パリティエラーが検出されると、１１ ＨＬ ｇｈｌｊ
レベルの信号が出力される。
した時点で、パリティ検出制御線９に１′Ｈｉｇｈ ”
レベルの信号を与え、通常のＲＯＭＩの読み出し動作に
入る。以後、アドレス線７およびリードストローブ１０
にそれぞれアドレス信号およびメモリ読み出し信号を与
えてやると、ＲＯＭ１から８ビツトデータが、またＲＡ
Ｍ２から１ビツトのパリティ情報が得られ、これらのデ
ータをパリティ検出回路４に与えることにより、パリテ
ィチェックが行なわれる。パリティ検出回路４により、
パリティエラーが検出されると、１１ ＨＬ ｇｈｌｊ
レベルの信号が出力される。
［発明が解決しようとする課題］
従来のメモリシステムは以上のように構成されているの
で、電源投入時の最初からＲＯＭ１内のデータが壊れて
いる場合には、この壊れたデータでパリティ情報を生成
することになるためにパリティエラーの検出を行なえな
いなどの課題があった。
で、電源投入時の最初からＲＯＭ１内のデータが壊れて
いる場合には、この壊れたデータでパリティ情報を生成
することになるためにパリティエラーの検出を行なえな
いなどの課題があった。
この発明は上記のような課題を解消するためになされた
もので、電源投入時の最初からＲＯＭ内のデータが壊れ
ていても、これを確実に検出できる信頼性の高いメモリ
システムを得ることを目的とする。
もので、電源投入時の最初からＲＯＭ内のデータが壊れ
ていても、これを確実に検出できる信頼性の高いメモリ
システムを得ることを目的とする。
［課題を解決するための手段］
この発明に係るメモリシステムは、初期設定時のＲＯＭ
からのデータ読み出しに際して読み出されたデータを加
算する加算回路と、前記ＲＯＭ内に格納されているデー
タ合計値と前記加算回路からの出力とを比較する比較回
路とをそなえたものである。
からのデータ読み出しに際して読み出されたデータを加
算する加算回路と、前記ＲＯＭ内に格納されているデー
タ合計値と前記加算回路からの出力とを比較する比較回
路とをそなえたものである。
［作 用］
この発明におけるメモリシステムでは、初期設定処理中
にＲＯＭデータに対するパリティ情報が生成されると同
時に、加算回路によりＲＯＭからのデータが加算され、
その加算結果とＲＯＭの最終ワードに事前に書き込まれ
ているＲＯＭのデータ合計値とが比較回路により比較さ
れる。これにより、電源投入時にＲＯＭ内のデータが壊
れていたとしても、事前に確実に検出することができる
。
にＲＯＭデータに対するパリティ情報が生成されると同
時に、加算回路によりＲＯＭからのデータが加算され、
その加算結果とＲＯＭの最終ワードに事前に書き込まれ
ているＲＯＭのデータ合計値とが比較回路により比較さ
れる。これにより、電源投入時にＲＯＭ内のデータが壊
れていたとしても、事前に確実に検出することができる
。
［発明の実施例］
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例によるメモリシステムを示すブ
ロック図であり、図中、既述の符号と同一のものは同一
の部分を示しているので、その説明は省略する。
図はこの発明の一実施例によるメモリシステムを示すブ
ロック図であり、図中、既述の符号と同一のものは同一
の部分を示しているので、その説明は省略する。
第１図において、１２は初期設定時にＲＯＭＩから読み
出されたデータをデータ線８にて入力されそのデータを
全て加算して出力する加算回路、１３は加算回路１２か
らの加算結果を一時記憶するレジスタ、１４はＲＯＭＩ
の最終アドレスに事前に格納されているデータ合計値（
サム値）とレジスタ１３からの加算回路１２による加算
結果とを比較する比較回路である。
出されたデータをデータ線８にて入力されそのデータを
全て加算して出力する加算回路、１３は加算回路１２か
らの加算結果を一時記憶するレジスタ、１４はＲＯＭＩ
の最終アドレスに事前に格納されているデータ合計値（
サム値）とレジスタ１３からの加算回路１２による加算
結果とを比較する比較回路である。
次に、本実施例の装置の動作について説明する。
電源投入時におけるＲＡＭ２への初期設定動作および通
常動作であるＲＯＭＩからのパリティチェック動作は従
来のものと全く同じであるので、その説明は省略する。
常動作であるＲＯＭＩからのパリティチェック動作は従
来のものと全く同じであるので、その説明は省略する。
ところで、本実施例では、初期設定動作中に、ＲＡＭ２
へのパリティ情報の書込みと並行して、ＲＯＭＩからの
リードデータに対してサム値の計算が行なわれる。即ち
、ＲＯＭ１からの出力データは、加算回路１２により１
ワード毎に加算されていき、その結果は逐次レジスタ１
３に格納される。そして、レジスタ１３の出力は、再び
加算回路１２へ回され、ＲＯＭＩからの次の出力データ
と加算されていく。これを０番地から１０２２番地まで
の出力データについて繰り返して行ない、サム値を計算
する。ここで、最後のＩＱ２３番地のデータはＲＯＭ１
自身に事前に格納されているサム値（データ合計値）で
あり、このデータは、比較回路１４において加算回路１
２により計算されたサム値と一致しているか比較される
。比較の結果、不一致であれば、ＲＯＭＩ内のデータが
電源投入時の最初から壊れているとして、サム値エラー
が比較回路１４から出力される。
へのパリティ情報の書込みと並行して、ＲＯＭＩからの
リードデータに対してサム値の計算が行なわれる。即ち
、ＲＯＭ１からの出力データは、加算回路１２により１
ワード毎に加算されていき、その結果は逐次レジスタ１
３に格納される。そして、レジスタ１３の出力は、再び
加算回路１２へ回され、ＲＯＭＩからの次の出力データ
と加算されていく。これを０番地から１０２２番地まで
の出力データについて繰り返して行ない、サム値を計算
する。ここで、最後のＩＱ２３番地のデータはＲＯＭ１
自身に事前に格納されているサム値（データ合計値）で
あり、このデータは、比較回路１４において加算回路１
２により計算されたサム値と一致しているか比較される
。比較の結果、不一致であれば、ＲＯＭＩ内のデータが
電源投入時の最初から壊れているとして、サム値エラー
が比較回路１４から出力される。
このように、本実施例のメモリシステムによれば、パリ
ティチェックに際して、ＲＯＭ１内のデータが最初から
壊れている場合には、これを確実に検出することができ
るので、メモリシステムとしての信頼性が大幅に向上す
るのである。
ティチェックに際して、ＲＯＭ１内のデータが最初から
壊れている場合には、これを確実に検出することができ
るので、メモリシステムとしての信頼性が大幅に向上す
るのである。
なお、上記実施例では、ＲＯＭＩ内に格納されている、
データ合計値のビット幅は８ビツト（１語）であったが
、これは１６ビツト等任意のサイズであってもよい。ま
た、ＲＯＭＩは１ワード８ビツト、１０２４ワードのも
のとして説明したが、これに限定されるものではなく、
ＲＯＭが何ビットであっても何ワードであっても、また
、何個であっても、それに合わせてＲＡＭを選択すれば
よい。
データ合計値のビット幅は８ビツト（１語）であったが
、これは１６ビツト等任意のサイズであってもよい。ま
た、ＲＯＭＩは１ワード８ビツト、１０２４ワードのも
のとして説明したが、これに限定されるものではなく、
ＲＯＭが何ビットであっても何ワードであっても、また
、何個であっても、それに合わせてＲＡＭを選択すれば
よい。
［発明の効果］
以上のように、この発明によれば、電源投入時における
初期設定処理においてＲＯＭのデータからパリティ情報
を生成すると同時に、ＲＯＭからの出力データの合計値
を加算回路により求め、その加算結果とＲＯＭ自身に格
納されているデータ合計値とを比較回路により比較・チ
エツクするように構成したので、ＲＯＭ内のデータが最
初から壊れていても、これを確実に且つ効率的に検出で
き、メモリシステムとしての信頼性を大幅に高めること
ができる。
初期設定処理においてＲＯＭのデータからパリティ情報
を生成すると同時に、ＲＯＭからの出力データの合計値
を加算回路により求め、その加算結果とＲＯＭ自身に格
納されているデータ合計値とを比較回路により比較・チ
エツクするように構成したので、ＲＯＭ内のデータが最
初から壊れていても、これを確実に且つ効率的に検出で
き、メモリシステムとしての信頼性を大幅に高めること
ができる。
第１図はこの発明の一実施例によるメモリシステムを示
すブロック図、第２図は従来のメモリシステムを示すブ
ロック図である。 図において、１・・−ＲＯＭ、２−ＲＡ Ｍ、３・−・
パリティ発生回路、４・・−パリティ検出回路、１２−
加算回路、１４−・・・比較回路。 なお、図中、同一の符号は同一、又は相当部分を示して
いる。
すブロック図、第２図は従来のメモリシステムを示すブ
ロック図である。 図において、１・・−ＲＯＭ、２−ＲＡ Ｍ、３・−・
パリティ発生回路、４・・−パリティ検出回路、１２−
加算回路、１４−・・・比較回路。 なお、図中、同一の符号は同一、又は相当部分を示して
いる。
Claims (1)
- ＲＯＭと、初期設定時に前記ＲＯＭからデータを読み出
してパリテイを発生するパリテイ発生回路と、このパリ
テイ発生回路からのパリテイを前記ＲＯＭと同一アドレ
スに格納するＲＡＭと、初期設定後の通常読み出し動作
に際して前記ＲＯＭから読み出されるデータと前記ＲＡ
Ｍから読み出されるパリテイビットとによってパリテイ
チェックを行なうパリテイ検出回路とをそなえてなるメ
モリシステムにおいて、前記初期設定時の前記ＲＯＭか
らのデータ読み出しに際して読み出されたデータを加算
する加算回路と、前記ＲＯＭ内に格納されているデータ
合計値と前記加算回路からの出力とを比較する比較回路
とがそなえられたことを特徴とするメモリシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63208965A JPH0256656A (ja) | 1988-08-23 | 1988-08-23 | メモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63208965A JPH0256656A (ja) | 1988-08-23 | 1988-08-23 | メモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0256656A true JPH0256656A (ja) | 1990-02-26 |
Family
ID=16565090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63208965A Pending JPH0256656A (ja) | 1988-08-23 | 1988-08-23 | メモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0256656A (ja) |
-
1988
- 1988-08-23 JP JP63208965A patent/JPH0256656A/ja active Pending
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