JPH07200419A - バスインタフェース装置 - Google Patents
バスインタフェース装置Info
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- JPH07200419A JPH07200419A JP5336641A JP33664193A JPH07200419A JP H07200419 A JPH07200419 A JP H07200419A JP 5336641 A JP5336641 A JP 5336641A JP 33664193 A JP33664193 A JP 33664193A JP H07200419 A JPH07200419 A JP H07200419A
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- 208000011580 syndromic disease Diseases 0.000 claims description 27
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 20
- 238000010586 diagram Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- Detection And Correction Of Errors (AREA)
- Debugging And Monitoring (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【目的】バスインタフェース装置が転送中のエラーを早
期に発見する。 【構成】基本バス１上に演算処理装置３と主記憶装置
４、また入出力バス２上に複数の入出力装置６〜８をも
つ情報処理装置においてバスインタフェース装置５が前
記両バスに接続されている。バスインタフェース装置５
が以下の機能を持っている。アドレスからチェックコ
ードを計算し、受け取ったチェックコードと比較する。
データからチェックコードを計算し、受け取ったチェ
ックコードと比較する。受け取ったデータとチェック
コードからシンドロームを生成する。上記よりエ
ラーを検出するとエラー信号を出力する。
期に発見する。 【構成】基本バス１上に演算処理装置３と主記憶装置
４、また入出力バス２上に複数の入出力装置６〜８をも
つ情報処理装置においてバスインタフェース装置５が前
記両バスに接続されている。バスインタフェース装置５
が以下の機能を持っている。アドレスからチェックコ
ードを計算し、受け取ったチェックコードと比較する。
データからチェックコードを計算し、受け取ったチェ
ックコードと比較する。受け取ったデータとチェック
コードからシンドロームを生成する。上記よりエ
ラーを検出するとエラー信号を出力する。
Description
【０００１】
【産業上の利用分野】本発明はバスとバスとのインタフ
ェースをとるバスインタフェース装置に関する。
ェースをとるバスインタフェース装置に関する。
【０００２】
【従来の技術】特開平３−９６１３９号公報には、チェ
ックコード生成手段６を送信装置（図１）に備え、受信
データからチェックコードを生成するチェックコード生
成手段にとこのチェックコード生成手段１２から与えら
れたチェックコードおよび受信されたチェックコードを
比較する比較手段（１３）とを備えた受信装置（図２）
が示されている。
ックコード生成手段６を送信装置（図１）に備え、受信
データからチェックコードを生成するチェックコード生
成手段にとこのチェックコード生成手段１２から与えら
れたチェックコードおよび受信されたチェックコードを
比較する比較手段（１３）とを備えた受信装置（図２）
が示されている。
【０００３】しかし、バスインタフェース装置内でこの
ような機能は達成されていない。
ような機能は達成されていない。
【０００４】
【発明が解決しようとする課題】上述した従来の方式で
は、アドレスに関しては、アドレスを受け取る装置がエ
ラーを検出していた。例えば入出力バス上の入出力装置
から基本バス上の主記憶装置へのアクセスする場合、入
出力装置が出力したアドレスとチェックコードはバスイ
ンタフェース装置を介して主記憶装置へ送られ、主記憶
装置でチェックしてエラーを検出していた。
は、アドレスに関しては、アドレスを受け取る装置がエ
ラーを検出していた。例えば入出力バス上の入出力装置
から基本バス上の主記憶装置へのアクセスする場合、入
出力装置が出力したアドレスとチェックコードはバスイ
ンタフェース装置を介して主記憶装置へ送られ、主記憶
装置でチェックしてエラーを検出していた。
【０００５】また、データに関しても、データを受け取
る装置がエラーを検出していた。例えば入出力バス上の
入出力装置から基本バス上の主記憶装置へデータを書き
込む場合、入出力装置が出力したデータとチェックコー
ドは、主記憶装置でチェックしてエラーを検出してい
た。同様に、入出力装置が主記憶装置からデータを読み
出す場合は主記憶装置が出力したデータとチェックコー
ドは、入出力装置でチェックしてエラーを検出してい
た。
る装置がエラーを検出していた。例えば入出力バス上の
入出力装置から基本バス上の主記憶装置へデータを書き
込む場合、入出力装置が出力したデータとチェックコー
ドは、主記憶装置でチェックしてエラーを検出してい
た。同様に、入出力装置が主記憶装置からデータを読み
出す場合は主記憶装置が出力したデータとチェックコー
ドは、入出力装置でチェックしてエラーを検出してい
た。
【０００６】次に例えば基本バス上の演算処理装置が入
出力バス上の入出力装置にデータを書き込む場合、演算
処理装置が出力したデータとチェックコードは、入出力
装置でチェックしてエラーを検出していた。
出力バス上の入出力装置にデータを書き込む場合、演算
処理装置が出力したデータとチェックコードは、入出力
装置でチェックしてエラーを検出していた。
【０００７】また、演算処理装置が入出力装置からデー
タを読み出す場合は入出力装置が出力したデータとチェ
ックコードは、入出力装置でチェックしてエラーを検出
していた。
タを読み出す場合は入出力装置が出力したデータとチェ
ックコードは、入出力装置でチェックしてエラーを検出
していた。
【０００８】この方式では、バスインタフェース装置を
介するデータ転送中にエラーが発生した場合、原因を究
明しずらいという問題があった。
介するデータ転送中にエラーが発生した場合、原因を究
明しずらいという問題があった。
【０００９】
【課題を解決するための手段】上記の問題を解決するた
め、本発明の第１の装置ではバスインタフェース装置
は、受け取ったアドレスからチェックコードを生成する
チェックコード生成手段（以下アドレス計算回路）と、
このアドレス計算回路で求めたチェックコードと受け取
ったチェックコードが一致しているかどうか比較するア
ドレス比較回路を備えている。また、バスインタフェー
ス装置は無資源アドレスを検出するアドレスチェック回
路を備えている。チェックコードが一致しない場合、あ
るいは無資源アドレスを検出した場合、バスインタフェ
ース装置はエラー信号を出力する。
め、本発明の第１の装置ではバスインタフェース装置
は、受け取ったアドレスからチェックコードを生成する
チェックコード生成手段（以下アドレス計算回路）と、
このアドレス計算回路で求めたチェックコードと受け取
ったチェックコードが一致しているかどうか比較するア
ドレス比較回路を備えている。また、バスインタフェー
ス装置は無資源アドレスを検出するアドレスチェック回
路を備えている。チェックコードが一致しない場合、あ
るいは無資源アドレスを検出した場合、バスインタフェ
ース装置はエラー信号を出力する。
【００１０】第２のバスインタフェース装置は受け取っ
たデータとチェックコードからシンドロームを生成する
シンドローム生成回路を備えている。それでシンドロー
ムを生成しエラーを検出したらエラー信号を出力する。
たデータとチェックコードからシンドロームを生成する
シンドローム生成回路を備えている。それでシンドロー
ムを生成しエラーを検出したらエラー信号を出力する。
【００１１】第３のバスインタフェース装置は第２のバ
スインタフェース装置において、シンドローム生成回路
でエラーを検出すると誤り訂正回路でデータを訂正し、
訂正後のデータを出力する。
スインタフェース装置において、シンドローム生成回路
でエラーを検出すると誤り訂正回路でデータを訂正し、
訂正後のデータを出力する。
【００１２】本発明は、従来他の装置が行っていたアド
レス、データのエラーを検出をバスインタフェース装置
が行うことでデータ転送の信頼性をより高くし、またデ
ータ転送に関する障害の原因を究明しやすいことを目的
としている。
レス、データのエラーを検出をバスインタフェース装置
が行うことでデータ転送の信頼性をより高くし、またデ
ータ転送に関する障害の原因を究明しやすいことを目的
としている。
【００１３】
【実施例】次に本発明の一実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１４】図１を参照すると、本発明の一実施例であ
るバスインタフェース装置５１２，演算処理装置３およ
び主記憶装置４を接続した基本バス１と、複数の入出力
装置６，７および８を接続した入出力バス２との間に位
置し、該基本バス１と入出力バス２との間に接続されて
いる。
るバスインタフェース装置５１２，演算処理装置３およ
び主記憶装置４を接続した基本バス１と、複数の入出力
装置６，７および８を接続した入出力バス２との間に位
置し、該基本バス１と入出力バス２との間に接続されて
いる。
【００１５】図２を参照すると、本発明の第１の実施例
は、アドレス計算回路５１，アドレス比較回路５２，ア
ドレスチェック回路５３，およびエラー信号生成回路５
４を備えている。
は、アドレス計算回路５１，アドレス比較回路５２，ア
ドレスチェック回路５３，およびエラー信号生成回路５
４を備えている。
【００１６】アドレス計算回路５１は、バス上から受け
取ったアドレスから、アドレス８ビット毎に１ビットの
チェックコードを生成しアドレス比較回路５２へ送る回
路である。それらのチェックコードをａg1，ａg2，…，
ａgn（ｎ：アドレスの本数を８で割った数）とする。
取ったアドレスから、アドレス８ビット毎に１ビットの
チェックコードを生成しアドレス比較回路５２へ送る回
路である。それらのチェックコードをａg1，ａg2，…，
ａgn（ｎ：アドレスの本数を８で割った数）とする。
【００１７】アドレス比較回路５２は、バス上から受け
取ったアドレスチェックコードａi1，ａi2，…，ａinと
アドレス計算回路５１から送られたアドレスチェックコ
ードａg1，ａg2，…，ａgnの対応するビットをそれぞれ
比較する。例えば、ａi1とａg1，ａi2とａg2のように。
その結果、一組でも一致していなかった場合、エラー情
報をエラー信号生成回路５４へ送る。
取ったアドレスチェックコードａi1，ａi2，…，ａinと
アドレス計算回路５１から送られたアドレスチェックコ
ードａg1，ａg2，…，ａgnの対応するビットをそれぞれ
比較する。例えば、ａi1とａg1，ａi2とａg2のように。
その結果、一組でも一致していなかった場合、エラー情
報をエラー信号生成回路５４へ送る。
【００１８】アドレスチェック回路５３は、バス上から
受け取ったアドレスから、システムとして設定されてい
ない領域を検出するアドレスデコーダである。もし、設
定されていない無資源の領域を検出した場合、エラー情
報をエラー信号生成回路５４へ送る。
受け取ったアドレスから、システムとして設定されてい
ない領域を検出するアドレスデコーダである。もし、設
定されていない無資源の領域を検出した場合、エラー情
報をエラー信号生成回路５４へ送る。
【００１９】エラー信号生成回路５４は、アドレス比較
回路５２，またはアドレスチェック回路５３から送られ
たエラー情報からバス上に出力するエラー信号を生成す
る回路である。
回路５２，またはアドレスチェック回路５３から送られ
たエラー情報からバス上に出力するエラー信号を生成す
る回路である。
【００２０】入出力装置６が主記憶装置４へアクセスす
る場合、入出力装置６は入出力バス２上にアドレスとア
ドレスのチェックコードを出力する。バスインタフェー
ス装置５は、入出力バス２上から受け取ったアドレスか
らアドレス計算回路５１においてチェックコードを計算
し、そのチェックコードをアドレス比較回路５２に送
る。また、入出力バス２上のチェックコードもアドレス
比較回路５２に入る。アドレス比較回路５２は前記２つ
のチェックコードを比較し、両者が一致していた場合、
すなわちアドレスが正常であれば受け取ったアドレスを
基本バス１上に出力する。もし、一致していなかった場
合、バスインタフェース装置５はアドレスにエラーが生
じたと判断しエラー信号生成回路５４を通して入出力バ
ス２上にエラー信号を出力し、入出力装置６にエラーを
通知する。またこの場合基本バス１上をアクセスしな
い。
る場合、入出力装置６は入出力バス２上にアドレスとア
ドレスのチェックコードを出力する。バスインタフェー
ス装置５は、入出力バス２上から受け取ったアドレスか
らアドレス計算回路５１においてチェックコードを計算
し、そのチェックコードをアドレス比較回路５２に送
る。また、入出力バス２上のチェックコードもアドレス
比較回路５２に入る。アドレス比較回路５２は前記２つ
のチェックコードを比較し、両者が一致していた場合、
すなわちアドレスが正常であれば受け取ったアドレスを
基本バス１上に出力する。もし、一致していなかった場
合、バスインタフェース装置５はアドレスにエラーが生
じたと判断しエラー信号生成回路５４を通して入出力バ
ス２上にエラー信号を出力し、入出力装置６にエラーを
通知する。またこの場合基本バス１上をアクセスしな
い。
【００２１】また、アドレスはアドレスチェック回路５
３にも入る。ここは、アドレスデコーダであり、受け取
ったアドレスから無資源アドレスを検出することができ
る。もし、受け取ったアドレスから無資源アドレスであ
ると判断した場合、エラー信号生成回路５４を通して入
出力バス２上にエラー信号を出力し、入出力装置６にエ
ラーを通知する。またこの場合、基本バス１上をアクセ
スしない。
３にも入る。ここは、アドレスデコーダであり、受け取
ったアドレスから無資源アドレスを検出することができ
る。もし、受け取ったアドレスから無資源アドレスであ
ると判断した場合、エラー信号生成回路５４を通して入
出力バス２上にエラー信号を出力し、入出力装置６にエ
ラーを通知する。またこの場合、基本バス１上をアクセ
スしない。
【００２２】次に演算処理装置３が入出力装置６へアク
セスする場合も上記と同様である。演算処理装置３は基
本バス１上にアドレスとアドレスのチェックコードを出
力する。バスインタフェース装置５は基本バス１上から
受け取ったアドレスからアドレス計算回路５１において
チェックコードを計算し、そのチェックコードをアドレ
ス比較回路５２に送る。また、基本バス１上のチェック
コードはバスインタフェース装置５のアドレス比較回路
５２に入る。アドレス比較回路５２では前記２つのチェ
ックコードを比較し、両者が一致していたら、すなわち
アドレスが正常であれば、受け取ったアドレスを入出力
バス２上に出力する。もし、一致していなかった場合、
バスインタフェース装置５はアドレスにエラーが生じた
と判断し、エラー信号生成回路を通して基本バス１上に
エラー信号を出力し、演算処理装置３にエラーを通知す
る。またこの場合入出力バス２上をアクセスしない。
セスする場合も上記と同様である。演算処理装置３は基
本バス１上にアドレスとアドレスのチェックコードを出
力する。バスインタフェース装置５は基本バス１上から
受け取ったアドレスからアドレス計算回路５１において
チェックコードを計算し、そのチェックコードをアドレ
ス比較回路５２に送る。また、基本バス１上のチェック
コードはバスインタフェース装置５のアドレス比較回路
５２に入る。アドレス比較回路５２では前記２つのチェ
ックコードを比較し、両者が一致していたら、すなわち
アドレスが正常であれば、受け取ったアドレスを入出力
バス２上に出力する。もし、一致していなかった場合、
バスインタフェース装置５はアドレスにエラーが生じた
と判断し、エラー信号生成回路を通して基本バス１上に
エラー信号を出力し、演算処理装置３にエラーを通知す
る。またこの場合入出力バス２上をアクセスしない。
【００２３】また、アドレスはアドレスチェック回路５
３にも入る。ここは、アドレスデコーダであり、受け取
ったアドレスから無資源アドレス検出することができ
る。もし、受け取ったアドレスから無資源アドレスであ
ると判断した場合、エラー信号生成回路５４を通して基
本バス１上にエラー信号を出力し、演算処理装置３入出
力装置６にエラーを通知する。またこの場合、基本バス
１上をアクセスしない。
３にも入る。ここは、アドレスデコーダであり、受け取
ったアドレスから無資源アドレス検出することができ
る。もし、受け取ったアドレスから無資源アドレスであ
ると判断した場合、エラー信号生成回路５４を通して基
本バス１上にエラー信号を出力し、演算処理装置３入出
力装置６にエラーを通知する。またこの場合、基本バス
１上をアクセスしない。
【００２４】次に本発明の第２の実施例について図面を
参照して詳細に説明する。
参照して詳細に説明する。
【００２５】図３を参照すると、本発明の第２の実施例
は、第１の実施例に、データ計算回路５５およびデータ
比較回路５６を加えたことが特徴である。
は、第１の実施例に、データ計算回路５５およびデータ
比較回路５６を加えたことが特徴である。
【００２６】データ計算回路５５は、バス上から受け取
ったデータから、データ８ビット毎に１ビットのチェッ
クコードを生成しデータ比較回路５６へ送る回路であ
る。それらのチェックコードをｄg1，ｄg2，…，ｄ
gn（ｎ：データの本数を８で割った数）とする。
ったデータから、データ８ビット毎に１ビットのチェッ
クコードを生成しデータ比較回路５６へ送る回路であ
る。それらのチェックコードをｄg1，ｄg2，…，ｄ
gn（ｎ：データの本数を８で割った数）とする。
【００２７】データ比較回路５６は、バス上から受け取
ったデータチェックコードｄi1，ｄi2，…，ｄinとデー
タ計算回路５５から送られてきたチェックコードｄg1，
ｄg2，…，ｄgnの対応するビットを例えば、ｄi1と
ｄg1，ｄi2とｄg2のようにそれぞれ比較する。その結
果、一組でも一致していなかった場合、エラー情報をエ
ラー信号生成回路５４へ送る。
ったデータチェックコードｄi1，ｄi2，…，ｄinとデー
タ計算回路５５から送られてきたチェックコードｄg1，
ｄg2，…，ｄgnの対応するビットを例えば、ｄi1と
ｄg1，ｄi2とｄg2のようにそれぞれ比較する。その結
果、一組でも一致していなかった場合、エラー情報をエ
ラー信号生成回路５４へ送る。
【００２８】エラー信号生成回路５４は、アドレス比較
回路５２，アドレスチェック回路５３，またはデータ比
較回路５６から送られたエラー情報からバス上に出力す
るエラー信号を生成する回路である。
回路５２，アドレスチェック回路５３，またはデータ比
較回路５６から送られたエラー情報からバス上に出力す
るエラー信号を生成する回路である。
【００２９】入出力装置６が主記憶装置４へデータを書
き込む場合、入出力装置６は入出力バス２上にデータと
データのチェックコードを出力する。バスインタフェー
ス装置５は入出力バス２上のデータからデータ計算回路
５５でチェックコードを計算し、そのチェックコードを
データ比較回路５６に送る。また、入出力バス２上のチ
ェックコードはバスインタフェース装置５のデータ比較
回路５６に入る。データ比較回路５６は前記２つのチェ
ックコードを比較し、両者が一致していた場合、すなわ
ちデータが正常であればバスインタフェース装置５は受
け取ったデータを基本バス１上に出力する。もし、一致
していなかった場合、バスインタフェース装置５はデー
タにエラーが生じたと判断しエラー信号生成回路を通し
て入出力バス２上にエラー信号を出力し、入出力装置６
にエラーを通知する。またこの場合基本バス１上にデー
タを出力しない。
き込む場合、入出力装置６は入出力バス２上にデータと
データのチェックコードを出力する。バスインタフェー
ス装置５は入出力バス２上のデータからデータ計算回路
５５でチェックコードを計算し、そのチェックコードを
データ比較回路５６に送る。また、入出力バス２上のチ
ェックコードはバスインタフェース装置５のデータ比較
回路５６に入る。データ比較回路５６は前記２つのチェ
ックコードを比較し、両者が一致していた場合、すなわ
ちデータが正常であればバスインタフェース装置５は受
け取ったデータを基本バス１上に出力する。もし、一致
していなかった場合、バスインタフェース装置５はデー
タにエラーが生じたと判断しエラー信号生成回路を通し
て入出力バス２上にエラー信号を出力し、入出力装置６
にエラーを通知する。またこの場合基本バス１上にデー
タを出力しない。
【００３０】次に、入出力装置６が主記憶装置４からデ
ータを読み出す場合、主記憶装置４は基本バス１上にデ
ータとデータのチェックコードを出力する。バスインタ
フェース装置５は基本１上のデータからデータ計算回路
５５でチェックコードを計算し、そのチェックコードを
データ比較回路５６に送る。また、基本バス１上にある
チェックコードはアドレス比較回路５６に入る。アドレ
ス比較回路５６は前記２つのチェックコードを比較し、
両者が一致していた場合、すなわちデータが正常であれ
ば受け取ったデータを入出力バス２上に出力する。も
し、一致していなかった場合、バスインタフェース装置
５はデータにエラーが生じたと判断しエラー信号生成回
路を通して入出力バス２上にエラー信号を出力し、入出
力装置６にエラーを通知する。また入出力バス２上にデ
ータを出力しない。
ータを読み出す場合、主記憶装置４は基本バス１上にデ
ータとデータのチェックコードを出力する。バスインタ
フェース装置５は基本１上のデータからデータ計算回路
５５でチェックコードを計算し、そのチェックコードを
データ比較回路５６に送る。また、基本バス１上にある
チェックコードはアドレス比較回路５６に入る。アドレ
ス比較回路５６は前記２つのチェックコードを比較し、
両者が一致していた場合、すなわちデータが正常であれ
ば受け取ったデータを入出力バス２上に出力する。も
し、一致していなかった場合、バスインタフェース装置
５はデータにエラーが生じたと判断しエラー信号生成回
路を通して入出力バス２上にエラー信号を出力し、入出
力装置６にエラーを通知する。また入出力バス２上にデ
ータを出力しない。
【００３１】次に、演算処理装置３が入出力装置６から
データを読み出す場合、演算処理装置３は基本バス１上
にデータとデータのチェックコードを出力する。バスイ
ンタフェース装置５は基本バス１上のデータからデータ
計算回路５５でチェックコードを計算し、そのチェック
コードをデータ比較回路５６に送る。また、基本バス１
上のチェックコードはバスインタフェース装置５のデー
タ比較回路５６に入る。データ比較回路５６は前記２つ
のチェックコードを比較し、両者が一致していた場合、
すなわちデータが正常であればバスインタフェース装置
５は受け取ったデータを入出力バス２上に出力する。も
し、一致していなかった場合、バスインタフェース装置
５はデータにエラーが生じたと判断しエラー信号生成回
路を通して基本バス１上にエラー信号を出力し、演算処
理装置３にエラーを通知する。またこの場合入出力バス
２上にデータを出力しない。
データを読み出す場合、演算処理装置３は基本バス１上
にデータとデータのチェックコードを出力する。バスイ
ンタフェース装置５は基本バス１上のデータからデータ
計算回路５５でチェックコードを計算し、そのチェック
コードをデータ比較回路５６に送る。また、基本バス１
上のチェックコードはバスインタフェース装置５のデー
タ比較回路５６に入る。データ比較回路５６は前記２つ
のチェックコードを比較し、両者が一致していた場合、
すなわちデータが正常であればバスインタフェース装置
５は受け取ったデータを入出力バス２上に出力する。も
し、一致していなかった場合、バスインタフェース装置
５はデータにエラーが生じたと判断しエラー信号生成回
路を通して基本バス１上にエラー信号を出力し、演算処
理装置３にエラーを通知する。またこの場合入出力バス
２上にデータを出力しない。
【００３２】次に、演算処理装置３が入出力装置６から
データを読み出す場合、入出力バス２上にデータとデー
タのチェックコードを出力する。バスインタフェース装
置５は入出力バス２上のデータからデータ計算回路５５
でチェックコードを計算し、そのチェックコードをデー
タ比較回路５６に送る。また、入出力バス２上にあるチ
ェックコードはバスインタフェース装置５のデータ比較
回路５６に入る。データ比較回路５６では前記２つのチ
ェックコードを比較し、両者が一致していた場合、すな
わちデータが正常であればバスインタフェース装置５は
受け取ったデータを基本バス１上に出力する。もし、一
致していなかった場合、バスインタフェース装置５はデ
ータにエラーが生じたと判断しエラー信号生成回路を通
して基本バス１上にエラー信号を出力し、演算処理装置
３にエラーを通知する。また基本バス１上にデータを出
力しない。
データを読み出す場合、入出力バス２上にデータとデー
タのチェックコードを出力する。バスインタフェース装
置５は入出力バス２上のデータからデータ計算回路５５
でチェックコードを計算し、そのチェックコードをデー
タ比較回路５６に送る。また、入出力バス２上にあるチ
ェックコードはバスインタフェース装置５のデータ比較
回路５６に入る。データ比較回路５６では前記２つのチ
ェックコードを比較し、両者が一致していた場合、すな
わちデータが正常であればバスインタフェース装置５は
受け取ったデータを基本バス１上に出力する。もし、一
致していなかった場合、バスインタフェース装置５はデ
ータにエラーが生じたと判断しエラー信号生成回路を通
して基本バス１上にエラー信号を出力し、演算処理装置
３にエラーを通知する。また基本バス１上にデータを出
力しない。
【００３３】次に本発明の第３の実施例について図面を
参照して詳細に説明する。
参照して詳細に説明する。
【００３４】図４を参照すると、本発明の第３の実施例
は、第２の実施例にシンドローム生成回路５７が加えら
れている。
は、第２の実施例にシンドローム生成回路５７が加えら
れている。
【００３５】シンドローム生成回路５７は、受け取った
データからデータパターンに基づき数ビットのチェック
ビットを生成する。シンドローム生成回路５７には、あ
らかじめ数種類のデータのビットパターンが用意されて
いる。チェックビットは、こられのデータパターンの排
他的論理和で表される。次に受け取ったデータと先ほど
生成したチェックビットからシンドロームを生成する。
シンドロームは、データパターンとチェックビットの排
他的論理和であり、データパターンの数だけ生成され
る。ここで、シンドロームの全ビットが“０”であった
場合、データは正常である。しかし、１ビットでも
“０”でないシンドロームがあった場合、データにエラ
ーが発生したと認識し、エラー信号生成回路５４にその
情報を送る。
データからデータパターンに基づき数ビットのチェック
ビットを生成する。シンドローム生成回路５７には、あ
らかじめ数種類のデータのビットパターンが用意されて
いる。チェックビットは、こられのデータパターンの排
他的論理和で表される。次に受け取ったデータと先ほど
生成したチェックビットからシンドロームを生成する。
シンドロームは、データパターンとチェックビットの排
他的論理和であり、データパターンの数だけ生成され
る。ここで、シンドロームの全ビットが“０”であった
場合、データは正常である。しかし、１ビットでも
“０”でないシンドロームがあった場合、データにエラ
ーが発生したと認識し、エラー信号生成回路５４にその
情報を送る。
【００３６】入出力装置６が主記憶装置４へデータを書
き込む場合、バスインタフェース装置５は入出力バス２
上のデータとチェックコードからシンドローム生成回路
５７でシンドロームを計算する。その結果、データが正
常であれば、受け取ったデータを基本バス１上に出力す
る。もし、エラーを検出した場合、エラー信号生成回路
５４を通して入出力バス２上にエラー信号を出力し、入
出力装置６にエラーを通知する。
き込む場合、バスインタフェース装置５は入出力バス２
上のデータとチェックコードからシンドローム生成回路
５７でシンドロームを計算する。その結果、データが正
常であれば、受け取ったデータを基本バス１上に出力す
る。もし、エラーを検出した場合、エラー信号生成回路
５４を通して入出力バス２上にエラー信号を出力し、入
出力装置６にエラーを通知する。
【００３７】次に、入出力装置６が主記憶装置４からデ
ータを読み出す場合、バスインタフェース装置５は基本
バス１上のデータとチェックコードからシンドローム生
成回路５７においてシンドロームを計算する。その結
果、データが正常であれば、受け取ったデータを入出力
バス２上に出力する。もし、エラーを検出した場合、エ
ラー信号生成回路５４を通して入出力バス２上にエラー
信号を出力し、入出力装置６にエラーを通知する。
ータを読み出す場合、バスインタフェース装置５は基本
バス１上のデータとチェックコードからシンドローム生
成回路５７においてシンドロームを計算する。その結
果、データが正常であれば、受け取ったデータを入出力
バス２上に出力する。もし、エラーを検出した場合、エ
ラー信号生成回路５４を通して入出力バス２上にエラー
信号を出力し、入出力装置６にエラーを通知する。
【００３８】次に演算処理装置３が入出力装置６へデー
タを書き込む場合、バスインタフェース装置５は基本バ
ス１上のデータとチェックコードからシンドローム生成
回路５７においてシンドロームを計算する。その結果、
データが正常であれば、受け取ったデータを入出力バス
２上に出力する。もし、エラーを検出した場合、エラー
信号生成回路５４を通して基本バス１上にエラー信号を
出力し、演算処理装置３にエラーを通知する。
タを書き込む場合、バスインタフェース装置５は基本バ
ス１上のデータとチェックコードからシンドローム生成
回路５７においてシンドロームを計算する。その結果、
データが正常であれば、受け取ったデータを入出力バス
２上に出力する。もし、エラーを検出した場合、エラー
信号生成回路５４を通して基本バス１上にエラー信号を
出力し、演算処理装置３にエラーを通知する。
【００３９】次に、演算処理装置３が入出力装置６から
データを読み出す場合、バスインタフェース装置５は入
出力バス２上のデータとチェックコードからシンドロー
ム生成回路５７でシンドロームを計算する。その結果、
データが正常であれば、受け取ったデータを基本バス１
上に出力する。もし、エラーを検出した場合、エラー信
号生成回路５４を通して基本バス１にエラー信号を出力
し、演算処理装置３にエラーを通知する。
データを読み出す場合、バスインタフェース装置５は入
出力バス２上のデータとチェックコードからシンドロー
ム生成回路５７でシンドロームを計算する。その結果、
データが正常であれば、受け取ったデータを基本バス１
上に出力する。もし、エラーを検出した場合、エラー信
号生成回路５４を通して基本バス１にエラー信号を出力
し、演算処理装置３にエラーを通知する。
【００４０】次に本発明の第４の実施例について図面を
参照して詳細に説明する。
参照して詳細に説明する。
【００４１】図５を参照すると、本発明の第４の実施例
は、第３の実施例に誤り訂正回路５６が加えられてい
る。
は、第３の実施例に誤り訂正回路５６が加えられてい
る。
【００４２】シンドローム生成回路５７で生成されたシ
ンドロームは誤り訂正回路５８へ送られる。シンドロー
ムの組合せから１ビットエラーを検出した場合、データ
のエラービットを特定することも可能である。この場
合、誤り訂正回路５８でデータの該当するビットを反転
し訂正後、バス上にデータを出力する。
ンドロームは誤り訂正回路５８へ送られる。シンドロー
ムの組合せから１ビットエラーを検出した場合、データ
のエラービットを特定することも可能である。この場
合、誤り訂正回路５８でデータの該当するビットを反転
し訂正後、バス上にデータを出力する。
【００４３】
【発明の効果】本発明は基本バスと入出力バスとを接続
するバスインタフェース装置が、従来、主記憶装置が持
っていたアドレス、データのチェックコードの計算回路
と比較回路、あるいはシンドローム生成回路を持つこと
によって、データ転送の信頼性がより高くなるととも
に、バスインタフェース装置近辺での障害箇所の切り分
けができるようになり保守性を高める効果がある。
するバスインタフェース装置が、従来、主記憶装置が持
っていたアドレス、データのチェックコードの計算回路
と比較回路、あるいはシンドローム生成回路を持つこと
によって、データ転送の信頼性がより高くなるととも
に、バスインタフェース装置近辺での障害箇所の切り分
けができるようになり保守性を高める効果がある。
【図１】本発明の一実施例を適用するシステムを示す図
である。
である。
【図２】本発明の第１の実施例を示す図である。
【図３】本発明の第２の実施例を示す図である。
【図４】本発明の第３の実施例を示す図である。
【図５】本発明の第４の実施例を示す図である。
１ 基本バス ２ 入出力バス ３ 演算処理装置 ４ 主記憶装置 ５ バスインタフェース装置 ６〜８ 入出力装置 ５１ アドレス計算回路 ５２ アドレス比較回路 ５３ アドレスチェック回路 ５４ エラー信号生成回路 ５５ データ計算回路 ５６ データ比較回路 ５７ シンドローム生成回路 ５８ 誤り訂正回路
Claims (2)
- 【請求項１】 バスを介して与えられるアドレスからチ
ェックコードを生成するチェックコード生成手段と、 このチェックコード生成手段で生成されたチェックコー
ドと前記バスを介して与えられるチェックコードとを比
較する比較手段と、 前記バスを介して与えられたアドレスが無資源アドレス
か否かをチェックするアドレスチェック手段と、 前記比較手段でチェックコードの不一致がとられまたは
前記アドレスチェック手段で無資源アドレスであるとチ
ェックされたときアドレスエラー信号を発生するエラー
信号生成手段とを含むことを特徴とするバスインタフェ
ース装置。 - 【請求項２】 バスを介して与えられるデータからチェ
ックコードを生成するチェックコード生成手段と、 このチェックコード生成手段で生成されたチェックコー
ドと前記バスを介して与えられるチェックコードとを比
較する比較手段と、 前記バスを介して与えられるデータおよび前記チェック
コード生成手段で生成されたチェックコードからシンド
ロームを生成しエラーを検出するシンドローム生成手段
とを備え、 前記エラー信号生成手段にこのシンドローム生成手段か
ら発生するエラー信号も前記アドレスエラー信号と併せ
てエラー信号として発生することを特徴とする請求項１
記載のバスインタフェース装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5336641A JPH07200419A (ja) | 1993-12-28 | 1993-12-28 | バスインタフェース装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5336641A JPH07200419A (ja) | 1993-12-28 | 1993-12-28 | バスインタフェース装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07200419A true JPH07200419A (ja) | 1995-08-04 |
Family
ID=18301272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5336641A Pending JPH07200419A (ja) | 1993-12-28 | 1993-12-28 | バスインタフェース装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07200419A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5236917A (en) * | 1989-05-04 | 1993-08-17 | Sterling Winthrop Inc. | Saccharin derivatives useful as proteolytic enzyme inhibitors and compositions and method of use thereof |
| US5296496A (en) * | 1991-12-27 | 1994-03-22 | Sterling Winthrop Inc. | 2-saccharinylmethyl phosphates, phosphonates and phosphinates useful as proteolytic enzyme inhibitors and compositions and method of use thereof |
| US5376653A (en) * | 1991-12-30 | 1994-12-27 | Sterling Winthrop Inc. | 2-saccharinylmethyl heterocyclic carboxylates useful as proteolytic enzyme inhibitors |
| US5385923A (en) * | 1991-12-30 | 1995-01-31 | Sterling Winthrop Inc. | 2-saccharinylmethyl aryl and aryloxy acetates useful as proteolytic enzyme inhibitors |
| US5512589A (en) * | 1990-11-01 | 1996-04-30 | Sterling Winthrop Inc. | 2-saccharinylmethyl aryl carboxylates useful as proteolytic enzyme inhibitors and compositions and method of use thereof |
| EP0471756B1 (en) * | 1989-05-04 | 1997-10-29 | Sanofi | Saccharin derivatives useful as proteolytic enzyme inhibitors and preparation thereof |
| JP2010211347A (ja) * | 2009-03-09 | 2010-09-24 | Renesas Electronics Corp | 情報処理装置及びエラー検出方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157363A (en) * | 1981-03-25 | 1982-09-28 | Fujitsu Ltd | Address stop controlling circuit |
| JPS61196337A (ja) * | 1985-02-27 | 1986-08-30 | Fujitsu Ltd | メモリの未使用領域アクセス検出方式 |
| JPS6251698A (ja) * | 1985-08-29 | 1987-03-06 | ザ・ソーク・インステチュート・フォー・バイオロジカル・スタディーズ | Ｇｒｆ類似体 |
| JPH03126149A (ja) * | 1989-10-11 | 1991-05-29 | Nec Corp | バスシステム診断方式 |
-
1993
- 1993-12-28 JP JP5336641A patent/JPH07200419A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5650422A (en) * | 1989-05-04 | 1997-07-22 | Sanofi | Saccharin derivatives useful as proteolytic enzyme inhibitors and compositions and method of use thereof |
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| US5489604A (en) * | 1991-12-30 | 1996-02-06 | Sterling Winthrop, Inc. | 2-saccharinylmethyl aryl and aryloxy acetates useful as proteolytic enzyme inhibitors and compositions and method of use thereof |
| JP2010211347A (ja) * | 2009-03-09 | 2010-09-24 | Renesas Electronics Corp | 情報処理装置及びエラー検出方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970506 |