JPS6288044A - メモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ２個のメモリに同一のデータをパリティビットを付加し
て書込み、又２個のメモリから同一のデータを読出し、
パリティチェックを行って、エラーのない読出データを
出力し、エラーが検出された読出データに対しては、エ
ラーのない読出データによって書換えるものであり、常
に正しいデータに書換えることと、二重化とにより、高
信頼性のメモリユニットを提供するものである。

〔産業上の利用分野〕

本発明は、メモリを二重化して同一の正しいデータが蓄
積されるように制御するメモリ制御方式％式％ 各種のデータ処理システムに於いては、ランダムアクセ
スメモリを備え、データの書込み及び読出しが行われる
。その際、読出データの信頼性を向上させる為に、パリ
ティチェック等の各種のチェック方式が採用されている
。

〔従来の技術〕

データにパリティビットを付加してランダムアクセスメ
モリに書込み、そのメモリから読出したデータのパリテ
ィチェックを行って、読出データの信頼性を向上する方
式が比較的多く採用されている。

又データに、１ビツトエラー訂正２ビツトエラー検出の
エラーチェックビットを付加してランダムアクセスメモ
リに書込み、そのメモリから読出したデータについてエ
ラーチェックビットを基にエラーの有無を検出し、１ビ
ツトエラーの場合は、そのエラー位置を識別して訂正す
る方式も知られている。この方式は、１ビツトエラーに
ついては訂正して正しいデータとして出力することがで
きる。この訂正されたデータでメモリの書換えを行う方
式も知られている。

〔発明が解決しようとする問題点〕

パリティチェックを行う従来の方式は、メモリからの読
出データのパリティエラーのを無を検出し、パリティエ
ラーなしのデータを使用するものであり、パリティエラ
ーが検出された場合は、そのデータを使用しないように
するものである。従って、正しいデータを得ることがで
きないから、再度圧しいデータをメモリに書込む等の操
作が必要となる。

又１ビツトエラー訂正２ビツトエラー検出方式は、１ビ
ツトエラーについては訂正して正しいデータを出力する
ことができる利点がある。しかし、エラー訂正の為に、
ソフトウェアのサポートを必要とする欠点がある。

本発明は、読出サイクルで検出したエラーを自動訂正し
、且つ正しいデータに吉換えて、読出データの信頼性を
向上させることを目的とするものである。

〔問題点を解決するための手段〕

本発明のメモリ制御方式は、メモリを二重化すると共に
、パリティチェックによってエラーを検出し、エラー検
出時は、正しい方の読出データを出力すると共に、エラ
ーデータをこの正しい読出データによって書換えるもの
である。第１図を参照して説明すると、第１及び第２の
メモリ１，２と、パリティ発生器３，４と、パリティチ
ェッカ５．６と、データの書込み及び読出しを制御する
書込読出制御部７とを備え、この書込読出制御部７によ
って、第１及び第２のメモリ１．　２に、同一のデータ
をパリティ発生器３，４で発生したパリティビットを付
加して書込む。従って、データ書込みに於いてエラーが
なげれば、第１及び第２のメモリ１．２の蓄積データは
同一となる。

又書込読出制御部７によって、第１及び第２のメモリ１
，２からデータを同時に読出し、それぞれパリティチェ
ッカ５，６によりパリティチェックを行い、チェック結
果を書込読出制御部７に加える。書込読出制御部７は、
パリティエラーなしの場合は、予め選定した方のメモリ
の読出データを出力する。又パリティエラーが検出され
ると、パリティエラーなしの方の読出データを選択して
出力すると共に、この読出データを書込データとしてエ
ラー発生のメモリに加えて、データの書換えを行うもの
である。

〔作用〕

第１及び第２のメモリ１，２の蓄積データは同じもので
あり、それらを読出した時に、通常はパリティエラーが
ないので、予め何れか一方のメモリの読出データを選択
して出力し、第１及び第２のメモリ１．２の何れか一方
の読出データにパリティエラーがあった場合は、書込読
出制御部７によってパリティエラーなしの読出データを
選択して出力し、この読出データを書込データとして、
パリティエラーが検出されたデータを自動的に書換え、
第１及び第２のメモリ１，２の蓄積データをそれぞれパ
リティエラーなしの同一のデータとなるようにするもの
である。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説明
する。

第２図は本発明の実施例のブロック図であり、１１ａ、
１２ａは例えば８ビツトのデータを蓄積するメモリ部、
１１ｂ、Ｉ２ｂはメモリ部に書込む８ビツトのデータに
対する１ビツトのパリティビットを蓄積するパリティメ
モリ部、１３．１４はパリティ発生器、１５．Ｉ６はパ
リティチェッカ、１７．１８は双方向ドライバ、１９は
アドレスデコーダ、２０．２１は排他的オア回路、２２
〜２５はノア回路、２６はオア回路、２７はインバータ
である。

メモリ部１１ａとパリティメモリ部１１ｂが第１図に於
ける第１のメモリ１に相当し、メモリ部１２ａとパリテ
ィメモリ部１２ｂが第１図に於ける第２のメモリ２に相
当する。又双方向ドライバ１７．１８やノア回路等のゲ
ート回路が第１図の書込読出制御部７に相当するもので
ある。

又ＡＤはアドレスバスからのアドレス信号、ＲＷは制御
バスからの読出し書込みの制御信号、Ｄはデータバスと
の間のデータを示し、アドレス信号ＡＤは、メモリ部１
１ａ、１２ａ、パリティメモリ部１１ｂ、１２ｂのアド
レス端子へに加えられ、又アドレスデコーダ１９に加え
られ、メモリアクセスに於けるアドレス信号のデコード
出力信号は“Ｏ”となる。又メモリ部１１ａ、１２ａ及
びパリティメモリ部１１ｂ、１２ｂの制御端子Ｒ／Ｗに
、“Ｉ”の制御信号が加えられた時に読出モード、“０
”の制御信号が加えられた時に書込モードとなる。又Ｄ
ｉｏはデータの入出力端子である。

パリティ発生器１３．１４は、、メモリ部１１ａ、１２
ａの入出力端子Ｄｉｏに加えられるデータからパリティ
ビットＰｉを形成して、パリティメモリ部１１ｂ、１２
ｂへ加える。又パリティチェッカ１５．１６は、メモリ
部１１ａ、１２ａの入出力端子Ｄｉｏからのデータと、
パリティメモリ部１１ｂ、１２ｂからのパリティビット
Ｐｏとを用いてパリティチェックを行い、パリティエラ
ーを検出すると、“Ｉ”の検出信号を出力する。

又双方向ドライバ１７．１８の端子ＥＮは、イネーブル
端子であり、“０”の信号が加えられた時に動作状態と
なる。又端子ＤＩＲは方向制御端子で、“０”の信号が
加えられた時に書込方向、即ち、データバス側からのデ
ータＤをメモリ側へ送出する動作を行い、又“１”が加
えられた時に読出方向、即ち、メモリから読出したデー
タをデータバス側へ送出する動作を行う。

制御信号ＲＷが“０”で書込モードの場合に、アドレス
信号ＡＤとデータＤとが加えられると、パリティチェッ
カ１５．１６の検出信号は“０”であるから、排他的オ
ア回路２０．２１の出力信号は、′Ｏ”となる。従って
、メモリ部１１ａ。

１２ａ及びパリティメモリ部１１ｂ、１２ｂの端子Ｒ／
Ｗに“Ｏ”の制御信号が加えられ、書込モードとなる。

又アドレスデコーダ１９のデコード出力信号が“Ｏ”と
なり、双方向ドライバ１７の端子ＥＮにその“Ｏ”の信
号が加えられるから動作状態となり、又排他的オア回路
２０の“０”の出力信号が双方向ドライバ１７の端子Ｄ
ＩＲに加えられ、双方向ドライバ１７は書込方向に動作
し、データバスからのデータＤをメモリ部１１ａの入出
力端子Ｄｉｏに加えることになる。従って、そのデータ
Ｄは、アドレス信号ＡＤによって指示されたメモリ部１
１ａのアドレスに書込まれる。又パリティ発生器１３で
形成されたパリティビットＰｉがパリティメモリ部１１
ｂに書込まれる。

又オア回路２６の出力信号は“ｌ”、ノア回路２２の出
力信号は“１”となり、ノア回路２３の出力信号は“Ｏ
”、又ノア回路２４の出力信号は１″となるから、ノア
回路２５から双方向ドライバ１８の端子ＥＮに加えられ
る信号は“０゛となり、双方向ドライバ１８は動作状態
となる。又排他的オア回路２１から双方向ドライバ１８
の端子ＤＩＲに加えられる信号は０″となるから、双方
向ドライバ１８は書込方向に動作し、データバスからの
データＤをメモリ部１２ａの入出力端子Ｄｉｏに加える
ことになる。それによって、そのデータＤは、アドレス
信号ＡＤによって指示されたメモリ部１２ａのアドレス
に書込まれる。又パリティ発生部１４によって発生され
たパリティビットＰｉがパリティメモリ部１２ｂに書込
まれる。

又制御信号ＲＷが“ｌ゛となり、アドレス信号ＡＤが加
えられると、メモリ部１１ａ、１２ａ。

パリティメモリ部１１ｂ、１２ｂの端子Ｒ／Ｗに“１”
の信号が加えられて読出モードとなり、メモリ部１１ａ
、１２ａの入出力端子Ｄｉｏから出力されたデータは、
パリティチェッカ１５゜１６及び双方向ドライバ１７．
１８にそれぞれ加えられる。又パリティメモリ部１１ｂ
、１２ｂから読出されたパリティピッｌ−Ｐ　ｏはパリ
ティチェッカ１５．１６にそれぞれ力■えられる。

パリティチェ・７カ１５．’１６に於いてパリティチェ
ックを行い、パリティエラーがなければ、検出信号は“
０”となり、パリティエラーが検出されると、検出信号
は“１”となる。

パリティエラーがない場合は、排他的オア回路２０．２
１の出力信号は“１”のままとなる。又ノア回路２２の
出力信号は“１”、オア回路２６の出力信号は“０”で
、ノア回路２３の出力信号は”０”、又ノア回路２４の
出力信号は“Ｏ”となるから、ノア回路２５の出力信号
は１”となり、双方向ドライバ１８の端子ＥＮに“ｌ”
の信号が加えられるから、非動作状態となる。即ち、メ
モリ部１１ａ、１２ａの読出データが何れもパリティエ
ラーがない場合は、メモリ部１１ａの読出データが選択
されて双方向ドライバ１７を介して出力される。

又メモリ部１１ａの読出データにパリティエラーが検出
された場合は、排他的オア回路２０の出力信号は“０″
となり、メモリ部１１ａ及びパリティメモリ部１１ｂは
書込モードに切換えられると共に、双方向ドライバ１７
は書込方向に動作する。又ノア回路２２の出力信号が“
０゛となるから、ノア回路２５の出力信号が“０”とな
り、双方向ドライバ１８は動作状態となり、又排他的オ
ア回路２１の出力信号は“１”であるから、双方向ドラ
イバ１８を介してメモリ部１２ａの読出データが出力さ
れる。

この読出データは、書込方向に動作する双方向ドライバ
１７を介してメモリ部１１ａに加えられ、メモリ部１１
ａは書込モードに切換えられているから、パリティエラ
ーが発生したデータは、パリティエラーのない読出デー
タによって自動的に８換えられることになる。又パリテ
ィ発生器１３で発生したパリティビットＰｉがパリティ
メモリ部１１ｂに書込まれる。

又メモリ部１゛２ａの読出データにパリティエラーが検
出された場合は、排他的オア回路２１の出力信号が“０
”となるから、メモリ部Ｌ２ａ及びパリティメモリ部１
２ｂは書込モードに切換えられると共に、双方向ドライ
バ１８の端子ＥＮにノア回路２５の“Ｏ”の出力信号が
加えられ、双方向ドライバ１８は書込方向に動作する。

又双方向ドライバ１７は読出方向に動作するから、メモ
リ部１１ａの読出データは双方向ドライバ１７を介して
データバスに送出され、その読出データは双方向トライ
バ１８を介して書込モードに切換えられたメモリ部１．
２８に加えられ、パリティエラーを発生したデータは、
パリティエラーなしの読出データによって書換えられる
。又パリティ発生器１４で発生したパリティビットＰｉ
がパリティメモリ部１２ｂに書込まれる。

従って、パリティエラーなしの読出データが出力される
ので、信頼性を向上することができ、又パリティエラー
が検出されたデータは、パリティエラーなしのデータで
書換えられ、２個のメモリ部１１ａ、１２ａの蓄積デー
タは同一となる。なお、両方のメモリ部１１ａ、１２ａ
の読出データにパリティエラーが検出された場合は、パ
リティチェッカ１５．１６の検出信号が共に“１″とな
るから、図示を省略した構成によりアラーム信号を出力
するものである。このような、同時に両方のパリティエ
ラーが検出されることは、殆どないのが実情である。

〔発明の効果〕

以上説明したように、本発明は、第１及び第２の二重化
したメモリ１，２に、パリティビットを付加した同一の
データを書込み、データを読出した時は、パリティチェ
ックを行って、パリティエラーのない読出データを出力
し、パリティエラーが検出されたデータを、パリティエ
ラーなしのデータで自動的に書換えるものであり、第１
及び第２のメモリ１．２の蓄積データを常に同一として
おいて、エラーなしの読出データを出力することが可能
となるから、高信頼性のメモリユニットを提供すること
ができる利点がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の実
施例のブロック図である。 ■、２は第１及び第２のメモリ、３．４はパリティ発生
器、５，６はパリティチェ７カ、７は書込読出制御部、
ｌｌａ、１２ａはメモリ部、１１ｂ、１２ｂはパリティ
メモリ部、１３．１４はパリティ発生器、１５．１６は
パリティチェッカ、１７．１８は双方向ドライバ、１９
はアドレスデコーダである。

Claims (1)

1. 【特許請求の範囲】 第１及び第２のメモリ（１，２）と、該第１及び第２の
   メモリ（１，２）に書込むデータにパリティビットを付
   加する為のパリティ発生器（３，４）と、該第１及び第
   ２のメモリ（１，２）の読出データのパリティチェック
   を行うパリティチェッカ（５，６）と、データの書込み
   及び読出しを制御する書込読出制御部（７）とを備え、 前記書込読出制御部（７）により、前記第１及び第２の
   メモリ（１，２）に同一のデータを前記パリティ発生器
   （３，４）により発生したパリティビットを付加して書
   込み、 前記第１及び第２のメモリ（１，２）から読出したデー
   タを前記パリティチェッカ（５，６）によりパリティチ
   ェックを行い、パリティエラーがなければ、第１及び第
   ２のメモリ（１，２）の何れか一方の読出データを出力
   し、パリティエラーが検出された時は、パリティエラー
   のない読売出データを出力すると共に、パリティエラー
   ありのデータをパリティエラーなしのデータで書換える
   ことを特徴とするメモリ制御方式。