JPH0256690B2 - - Google Patents
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- JPH0256690B2 JPH0256690B2 JP60201914A JP20191485A JPH0256690B2 JP H0256690 B2 JPH0256690 B2 JP H0256690B2 JP 60201914 A JP60201914 A JP 60201914A JP 20191485 A JP20191485 A JP 20191485A JP H0256690 B2 JPH0256690 B2 JP H0256690B2
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- storage
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/4401—Bootstrapping
- G06F9/4411—Configuring for operating with peripheral devices; Loading of device drivers
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
Ａ 産業上の利用分野
本発明はデータ処理システム、特に中央処理装
置を複数の記憶装置および（または）Ｉ／Ｏ装置
に接続する共通システムバスを有するデータ処理
システムに係る。
置を複数の記憶装置および（または）Ｉ／Ｏ装置
に接続する共通システムバスを有するデータ処理
システムに係る。
Ｂ 開示の概要
複数のコントローラが、中央プロセツサに順次
接続された共通バスに接続され、コントローラの
各々は、中央プロセツサと少なくとも１つの記憶
装置または入出力装置との間のインタフエースと
してそれぞれ作用する。コントローラがアドレス
を識別するため、中央プロセツサから送られたア
ドレスは、転送中のアドレスの宛先のコントロー
ラを示す識別子セグメントを含み、コントローラ
はプログラマブルな比較手段によりアドレス内の
識別子セグメントと、コントローラを示す記憶さ
れたコントローラ識別子とを比較する。比較手段
はプログラマブルであるから、コントローラ識別
子は、システムがターンオンされる毎にセツトア
ツプされるので、本発明はこのようなターンオン
の手段、すなわち記憶装置の１つに書込まれた読
取専用初期設定プログラムを含む初期設定手段を
提供する。この記憶装置とインタフエースするコ
ントローラがマスタコントローラになる。
接続された共通バスに接続され、コントローラの
各々は、中央プロセツサと少なくとも１つの記憶
装置または入出力装置との間のインタフエースと
してそれぞれ作用する。コントローラがアドレス
を識別するため、中央プロセツサから送られたア
ドレスは、転送中のアドレスの宛先のコントロー
ラを示す識別子セグメントを含み、コントローラ
はプログラマブルな比較手段によりアドレス内の
識別子セグメントと、コントローラを示す記憶さ
れたコントローラ識別子とを比較する。比較手段
はプログラマブルであるから、コントローラ識別
子は、システムがターンオンされる毎にセツトア
ツプされるので、本発明はこのようなターンオン
の手段、すなわち記憶装置の１つに書込まれた読
取専用初期設定プログラムを含む初期設定手段を
提供する。この記憶装置とインタフエースするコ
ントローラがマスタコントローラになる。
マスタコントローラは、初期設定中にのみ選択
的に活動状態にされ、識別子セグメントと無関係
にすべてのアドレスを受入れる装置を有する。そ
の他のコントローラは、初期設定中にのみ選択的
に活動状態にされ、それらのコントローラの比較
手段を使用禁止して、初期設定中にアドレスを受
入れないようにする装置を有する。換言すれば、
マスタコントローラ内の比較手段は初期設定中は
完全にバイパスされるので、読取専用初期設定プ
ログラムはマスタコントローラを介してのみアク
セスされる。
的に活動状態にされ、識別子セグメントと無関係
にすべてのアドレスを受入れる装置を有する。そ
の他のコントローラは、初期設定中にのみ選択的
に活動状態にされ、それらのコントローラの比較
手段を使用禁止して、初期設定中にアドレスを受
入れないようにする装置を有する。換言すれば、
マスタコントローラ内の比較手段は初期設定中は
完全にバイパスされるので、読取専用初期設定プ
ログラムはマスタコントローラを介してのみアク
セスされる。
Ｃ 従来の技術
今日のマイクロプロセツサ技術を含むデータ処
理技術では、一般に、共通データバスにより中央
プロセツサと複数の記憶装置および（または）デ
イスク、デイスプレイまたはプリンタのような入
出力装置とを接続する方法が用いられる。中央プ
ロセツサは、共通バスに接続された複数のコント
ローラにより、共通バスを介してこれらのＩ／Ｏ
装置または記憶装置と通信し、各コントローラ
は、中央プロセツサと少なくとも１つの記憶装置
またはＩ／Ｏ装置との間をインタフエースする。
コントローラのすべてが共通バスをアクセスする
ので、中央プロセツサから送られたアドレスは、
そのアドレスの宛先の特定のコントローラを示す
識別子を有する。コントローラは、アドレス内の
識別子と、コントローラに記憶されているコント
ローラ識別子とを比較する比較器を有し、識別子
が一致した場合にアドレスが特定のコントローラ
に受入れられる。
理技術では、一般に、共通データバスにより中央
プロセツサと複数の記憶装置および（または）デ
イスク、デイスプレイまたはプリンタのような入
出力装置とを接続する方法が用いられる。中央プ
ロセツサは、共通バスに接続された複数のコント
ローラにより、共通バスを介してこれらのＩ／Ｏ
装置または記憶装置と通信し、各コントローラ
は、中央プロセツサと少なくとも１つの記憶装置
またはＩ／Ｏ装置との間をインタフエースする。
コントローラのすべてが共通バスをアクセスする
ので、中央プロセツサから送られたアドレスは、
そのアドレスの宛先の特定のコントローラを示す
識別子を有する。コントローラは、アドレス内の
識別子と、コントローラに記憶されているコント
ローラ識別子とを比較する比較器を有し、識別子
が一致した場合にアドレスが特定のコントローラ
に受入れられる。
Ｄ 発明が解決しようとする問題点
従来の比較器では、特定の識別子はハードワイ
ヤ結合されているので、特定のコントローラに関
した識別子は変更できない。公知のプログラマブ
ルな比較器は、コントローラで識別子を変更する
のに使用され、かなりの柔軟性をユーザに与える
が、このようなシステムでは、電源をターンオン
した後にシステムを作動させる際の初期設定段階
にかなり問題がある。従来の初期設定では、中央
プロセツサ（CPU）は初期設定プログラム（通
常は記憶装置に書込まれた読取専用プログラム）
をアクセスし、アクセスされたプログラムを実行
する。このような初期設定プログラムは、従来の
装置では記憶装置の１つに書込まれ、電源オンの
後、CPUは、あらかじめコントローラにハード
ワイヤ接続されている適切なコントローラ識別子
に一致した識別子セグメントを含むアドレスを送
ることにより、そのコントローラを介して適切な
記憶装置をアクセスする。しかしながら、プログ
ラマブルな比較器を用いた装置では、システムの
初期設定中に、識別子を適切なコントローラにロ
ードしなければならないが、識別子を関連したコ
ントローラにハードワイヤ接続することはできな
いので、初期設定プログラムのアクセスに問題が
ある。
ヤ結合されているので、特定のコントローラに関
した識別子は変更できない。公知のプログラマブ
ルな比較器は、コントローラで識別子を変更する
のに使用され、かなりの柔軟性をユーザに与える
が、このようなシステムでは、電源をターンオン
した後にシステムを作動させる際の初期設定段階
にかなり問題がある。従来の初期設定では、中央
プロセツサ（CPU）は初期設定プログラム（通
常は記憶装置に書込まれた読取専用プログラム）
をアクセスし、アクセスされたプログラムを実行
する。このような初期設定プログラムは、従来の
装置では記憶装置の１つに書込まれ、電源オンの
後、CPUは、あらかじめコントローラにハード
ワイヤ接続されている適切なコントローラ識別子
に一致した識別子セグメントを含むアドレスを送
ることにより、そのコントローラを介して適切な
記憶装置をアクセスする。しかしながら、プログ
ラマブルな比較器を用いた装置では、システムの
初期設定中に、識別子を適切なコントローラにロ
ードしなければならないが、識別子を関連したコ
ントローラにハードワイヤ接続することはできな
いので、初期設定プログラムのアクセスに問題が
ある。
従つて、本発明の目的は、書込まれている初期
設定プログラムを、選択されたコントローラによ
りアクセスする初期設定装置を提供することであ
る。
設定プログラムを、選択されたコントローラによ
りアクセスする初期設定装置を提供することであ
る。
Ｅ 問題点を解決するための手段
本発明は、中央プロセツサ、中央プロセツサに
接続された共通バス、および共通バスに接続され
た複数のコントローラを有し、各コントローラが
中央プロセツサと記憶装置および（または）入出
力装置との間をそれぞれインタフエースするデー
タ処理システムにおいて、中央プロセツサ内の、
共通バスに送られたアドレスにアドレス送付先の
コントローラを示す識別子セグメントを包含する
手段、コントローラ内の、識別子セグメントを、
記憶しているコントローラ識別子と比較するプロ
グラマブルな比較手段、ならびに記憶装置の１つ
に書込まれた読取専用初期設定プログラムを含む
初期設定装置から構成される。この記憶装置とイ
ンタフエースするコントローラはマスタコントロ
ーラになる。このマスタコントローラは、初期設
定中のみ活動状態にされる手段を含む。これらの
手段は識別子セグメントと無関係に、すべてのア
ドレスを受入れる。換言すれば、どのアドレスの
識別子セグメントもパイパスすなわち無視され
る。更に、他のコントローラの各々は、初期設定
中に選択的に活動状態にされ、プログラマブルな
比較手段を使用禁止し、初期設定中にアドレスを
受入れないようにする手段を含む。従つて、初期
設定中、すべてのアドレスは、それらの識別子セ
グメントとは無関係に、マスタコントローラを介
して送られるので、前記各コントローラで、プロ
グラマブルな比較手段に使用できるコントローラ
識別子がない間、マスタコントローラを除くすべ
てのコントローラが一時的に使用禁止されるの
で、マスタコントローラはすべてのアドレスをパ
スし、マスタコントローラに関連した記憶装置に
書込まれている初期設定プログラムを容易にアク
セスできるようにする。
接続された共通バス、および共通バスに接続され
た複数のコントローラを有し、各コントローラが
中央プロセツサと記憶装置および（または）入出
力装置との間をそれぞれインタフエースするデー
タ処理システムにおいて、中央プロセツサ内の、
共通バスに送られたアドレスにアドレス送付先の
コントローラを示す識別子セグメントを包含する
手段、コントローラ内の、識別子セグメントを、
記憶しているコントローラ識別子と比較するプロ
グラマブルな比較手段、ならびに記憶装置の１つ
に書込まれた読取専用初期設定プログラムを含む
初期設定装置から構成される。この記憶装置とイ
ンタフエースするコントローラはマスタコントロ
ーラになる。このマスタコントローラは、初期設
定中のみ活動状態にされる手段を含む。これらの
手段は識別子セグメントと無関係に、すべてのア
ドレスを受入れる。換言すれば、どのアドレスの
識別子セグメントもパイパスすなわち無視され
る。更に、他のコントローラの各々は、初期設定
中に選択的に活動状態にされ、プログラマブルな
比較手段を使用禁止し、初期設定中にアドレスを
受入れないようにする手段を含む。従つて、初期
設定中、すべてのアドレスは、それらの識別子セ
グメントとは無関係に、マスタコントローラを介
して送られるので、前記各コントローラで、プロ
グラマブルな比較手段に使用できるコントローラ
識別子がない間、マスタコントローラを除くすべ
てのコントローラが一時的に使用禁止されるの
で、マスタコントローラはすべてのアドレスをパ
スし、マスタコントローラに関連した記憶装置に
書込まれている初期設定プログラムを容易にアク
セスできるようにする。
更に本発明では、プロセツサは、このプロセツ
サがアクセス可能な記憶ロケーシヨンの記憶アド
レスの範囲を表わすアドレス空間を含むアドレス
指令手段、ならびに現にアクセスされている記憶
ロケーシヨンのアドレスを指すポインタ手段を有
する。アドレス空間は、同じ大きさの複数の反復
的なアドレス下空間に再分割され、各下位空間の
すべてのアドレスはそれぞれ共通識別子セグメン
トを有する。各下位空間のアドレスの範囲は、識
別子セグメントを除き、他のあらゆる下位空間の
アドレスの範囲と同じである。従つて、初期設定
中、マスタコントローラは、各下位空間の同じ位
置を占めるいくつかのアドレスの各々に応じて記
憶装置の同じロケーシヨンをアクセスする。この
ような構成により、装置電源接続中、プロセツサ
のポインタは、記憶されている初期設定プログラ
ムをアクセスする所定のアドレスを指し、たとえ
この所定のアドレスが、アクセスされている実際
の記憶アドレスのものとは異なる識別子セグメン
トを持つていても初期設定手段を活動状態にす
る。なぜなら、前述の装置により、初期設定中、
すべての識別子セグメントは無視され、アドレス
は、初期設定プログラムが書込まれている記憶装
置に関連したマスタコントローラによつてしかパ
スされないからである。しかしながら、本発明の
動作を有効にするために、初期設定手段が非活動
状態になる前に、プロセツサのポインタは、アク
セスされている記憶ロケーシヨンのアドレスの識
別子セグメントに対応する識別子を有するアドレ
スを指していることが望ましい。換言すれば、ポ
インタは、初期設定プログラムを記憶している記
憶装置の識別子に対応する識別子を有する下位空
間にあるアドレスを指していなければならない。
サがアクセス可能な記憶ロケーシヨンの記憶アド
レスの範囲を表わすアドレス空間を含むアドレス
指令手段、ならびに現にアクセスされている記憶
ロケーシヨンのアドレスを指すポインタ手段を有
する。アドレス空間は、同じ大きさの複数の反復
的なアドレス下空間に再分割され、各下位空間の
すべてのアドレスはそれぞれ共通識別子セグメン
トを有する。各下位空間のアドレスの範囲は、識
別子セグメントを除き、他のあらゆる下位空間の
アドレスの範囲と同じである。従つて、初期設定
中、マスタコントローラは、各下位空間の同じ位
置を占めるいくつかのアドレスの各々に応じて記
憶装置の同じロケーシヨンをアクセスする。この
ような構成により、装置電源接続中、プロセツサ
のポインタは、記憶されている初期設定プログラ
ムをアクセスする所定のアドレスを指し、たとえ
この所定のアドレスが、アクセスされている実際
の記憶アドレスのものとは異なる識別子セグメン
トを持つていても初期設定手段を活動状態にす
る。なぜなら、前述の装置により、初期設定中、
すべての識別子セグメントは無視され、アドレス
は、初期設定プログラムが書込まれている記憶装
置に関連したマスタコントローラによつてしかパ
スされないからである。しかしながら、本発明の
動作を有効にするために、初期設定手段が非活動
状態になる前に、プロセツサのポインタは、アク
セスされている記憶ロケーシヨンのアドレスの識
別子セグメントに対応する識別子を有するアドレ
スを指していることが望ましい。換言すれば、ポ
インタは、初期設定プログラムを記憶している記
憶装置の識別子に対応する識別子を有する下位空
間にあるアドレスを指していなければならない。
Ｆ 実施例
第１図に、本発明を実行するのに用いる装置の
概要図が示されている。中央処理装置（CPU）
１０は、共通バス１１を介して、装置１２および
１３のような記憶装置またはＩ／Ｏ装置１４のよ
うなＩ／Ｏ装置と通信し、更に、アドレスバス１
５、１６および１７を介して、それぞれのコント
ローラ（記憶制御装置）１８，１９および２０と
それぞれ通信する。特定の記憶装置またはＩ／Ｏ
装置をアドレス指定することになつている通常の
動作中、記憶装置またはＩ／Ｏ装置のアドレス
は、アドレスバス１５，１６および１７のすべて
の送られる。アドレスの識別子セグメントは、こ
れらのコントローラの比較器（COMPARE）２
１，２２および２３にそれぞれ送られる。それぞ
れの比較器は、この識別子セグメントと、それぞ
れのコントローラ１８，１９および２０に独得
な、コントローラ識別子レジスタ２４，２５およ
び２６にそれぞれ書込まれているコントローラ識
別子とを比較する。これらのコントローラ識別子
レジスタはプログラマブルである、すなわち識別
子は、希望により変更することができる。識別子
が一致した場合、コントローラは次のように動作
する。出力が線２７，２８または２９の１つに生
じる。線２７，２８および２９はANDゲート３
０，３１および３２の１つの入力に接続してい
る。これらのANDゲートのもう１つの入力は、
後述するように、初期設定期間中にあらかじめ加
えられている。従つて、識別子が一致したコント
ローラがある場合だけ、線３３，３４または３５
の１つに出力が生じる。コントローラ１８および
１９の場合、それぞれ線３３または３４からOR
ゲート３６または３７への入力により、それぞれ
記憶装置１２または１３への有効アドレスを示す
出力が線３８または３９に生じる。コントローラ
２０の場合、前述の線３５の出力は有効アドレス
を示す。それぞれの装置１２，１３または１４へ
の線３８，３９または３５のどれかに有効アドレ
スが示された場合、既にバス４０，４１および４
２を介して装置に供給されているアドレスは、装
置１２，１３または１４のどれかにより、特定の
装置における記憶ロケーシヨンまたはＩ／Ｏ機能
のいずれかへの適切なアドレスとして受入れられ
る。次いで、アドレスに続くデータまたはコマン
ドは、CPU１０からデータバス４３，４４また
は４５を介して直接、装置に送られる。
概要図が示されている。中央処理装置（CPU）
１０は、共通バス１１を介して、装置１２および
１３のような記憶装置またはＩ／Ｏ装置１４のよ
うなＩ／Ｏ装置と通信し、更に、アドレスバス１
５、１６および１７を介して、それぞれのコント
ローラ（記憶制御装置）１８，１９および２０と
それぞれ通信する。特定の記憶装置またはＩ／Ｏ
装置をアドレス指定することになつている通常の
動作中、記憶装置またはＩ／Ｏ装置のアドレス
は、アドレスバス１５，１６および１７のすべて
の送られる。アドレスの識別子セグメントは、こ
れらのコントローラの比較器（COMPARE）２
１，２２および２３にそれぞれ送られる。それぞ
れの比較器は、この識別子セグメントと、それぞ
れのコントローラ１８，１９および２０に独得
な、コントローラ識別子レジスタ２４，２５およ
び２６にそれぞれ書込まれているコントローラ識
別子とを比較する。これらのコントローラ識別子
レジスタはプログラマブルである、すなわち識別
子は、希望により変更することができる。識別子
が一致した場合、コントローラは次のように動作
する。出力が線２７，２８または２９の１つに生
じる。線２７，２８および２９はANDゲート３
０，３１および３２の１つの入力に接続してい
る。これらのANDゲートのもう１つの入力は、
後述するように、初期設定期間中にあらかじめ加
えられている。従つて、識別子が一致したコント
ローラがある場合だけ、線３３，３４または３５
の１つに出力が生じる。コントローラ１８および
１９の場合、それぞれ線３３または３４からOR
ゲート３６または３７への入力により、それぞれ
記憶装置１２または１３への有効アドレスを示す
出力が線３８または３９に生じる。コントローラ
２０の場合、前述の線３５の出力は有効アドレス
を示す。それぞれの装置１２，１３または１４へ
の線３８，３９または３５のどれかに有効アドレ
スが示された場合、既にバス４０，４１および４
２を介して装置に供給されているアドレスは、装
置１２，１３または１４のどれかにより、特定の
装置における記憶ロケーシヨンまたはＩ／Ｏ機能
のいずれかへの適切なアドレスとして受入れられ
る。次いで、アドレスに続くデータまたはコマン
ドは、CPU１０からデータバス４３，４４また
は４５を介して直接、装置に送られる。
以上が通常の動作である。次に、電源接続後の
初期設定期間中の生じる動作について、その手順
を第１図のハードウエアおよび第２図に関連して
説明する。電源がターンオンされると、POR（パ
ワーオンリセツト）のリセツトパルスが生じて線
４８に送られ、ラツチ４９，５０および５１をリ
セツトする。それにより、ANDゲート３０，３
１および３２は使用禁止され、すへてのアドレス
の比較器２１，２２および２３を使用禁止する
（第２図のステツプ１０５、および１１０）。次
に、マスタコントローラの比較器がセツトされ、
識別子セグメントとは無関係にすべてのアドレス
を受入れる（ステツプ１２０）。説明の都合上、
初期設定プログラムが記憶装置１３の記憶ロケー
シヨン４６に書込まれているものとし、従つてコ
ントローラ１９がマスタコントローラ、比較器２
２がマスタ比較器であると仮定すると、マスタコ
ントローラ１９のANDゲート５４の入力５２に
は選択された（高い）信号レベルが印加される
が、コントローラ１８のANDゲート６０の入力
５３は低いレベルのままである。ANDゲート５
４のもう１つの入力５５には、既に、線４８の最
初のPORパルスが線５６を介して印加され、高
いレベルになつているので、ANDゲート５４か
ら出力が生じてラツチ５７をセツトする。ラツチ
５７の出力は線５８からORゲート３７に入力す
る。従つて、記憶装置１３への有効アドレスを示
す出力が線３９に生じる。このように、初期設定
期間中、線３９はORゲート３７により高いレベ
ルに維持されるので、比較器２２はORゲート３
７により完全にバイパスされ、すべてのアドレス
は、識別子セグメントとは無関係に、バス４１を
介して記憶装置１３に送られる。従つて、CPU
１０は、記憶ロケーシヨン４６に書込まれている
初期設定プログラムを、データバス４４を介して
アクセスし、取込むことができる。前述のよう
に、コントローラ１８のANDゲート６０の入力
５３は低いレベルのままであるから、ラツチ６１
はセツトされないので、線６２にパルスは生じな
い。従つて、ORゲート３６から出力が生じない
ので、線３８は低いレベルのままである。それゆ
え、コントローラ１８の比較器２１は事実上使用
禁止される。システムがこのような初期設定状態
に留まつている限り、CPU１０からのすべての
アドレスは、前述のように、コントローラ１９に
より記憶装置１３に送られる。
初期設定期間中の生じる動作について、その手順
を第１図のハードウエアおよび第２図に関連して
説明する。電源がターンオンされると、POR（パ
ワーオンリセツト）のリセツトパルスが生じて線
４８に送られ、ラツチ４９，５０および５１をリ
セツトする。それにより、ANDゲート３０，３
１および３２は使用禁止され、すへてのアドレス
の比較器２１，２２および２３を使用禁止する
（第２図のステツプ１０５、および１１０）。次
に、マスタコントローラの比較器がセツトされ、
識別子セグメントとは無関係にすべてのアドレス
を受入れる（ステツプ１２０）。説明の都合上、
初期設定プログラムが記憶装置１３の記憶ロケー
シヨン４６に書込まれているものとし、従つてコ
ントローラ１９がマスタコントローラ、比較器２
２がマスタ比較器であると仮定すると、マスタコ
ントローラ１９のANDゲート５４の入力５２に
は選択された（高い）信号レベルが印加される
が、コントローラ１８のANDゲート６０の入力
５３は低いレベルのままである。ANDゲート５
４のもう１つの入力５５には、既に、線４８の最
初のPORパルスが線５６を介して印加され、高
いレベルになつているので、ANDゲート５４か
ら出力が生じてラツチ５７をセツトする。ラツチ
５７の出力は線５８からORゲート３７に入力す
る。従つて、記憶装置１３への有効アドレスを示
す出力が線３９に生じる。このように、初期設定
期間中、線３９はORゲート３７により高いレベ
ルに維持されるので、比較器２２はORゲート３
７により完全にバイパスされ、すべてのアドレス
は、識別子セグメントとは無関係に、バス４１を
介して記憶装置１３に送られる。従つて、CPU
１０は、記憶ロケーシヨン４６に書込まれている
初期設定プログラムを、データバス４４を介して
アクセスし、取込むことができる。前述のよう
に、コントローラ１８のANDゲート６０の入力
５３は低いレベルのままであるから、ラツチ６１
はセツトされないので、線６２にパルスは生じな
い。従つて、ORゲート３６から出力が生じない
ので、線３８は低いレベルのままである。それゆ
え、コントローラ１８の比較器２１は事実上使用
禁止される。システムがこのような初期設定状態
に留まつている限り、CPU１０からのすべての
アドレスは、前述のように、コントローラ１９に
より記憶装置１３に送られる。
次いで、ステツプ１３０で、プロセツサは初期
設定プログラムの実行を開始する。ステツプ１４
０で、プロセツサは、そのアドレス空間における
ロケーシヨン０を読取り、続いてステツプ１５０
で、そのロケーシヨンを、記憶装置１３から取出
す初期設定プログラムを開始するポインタとして
使用し、ステツプ１６０で、初期設定プログラム
を実行する。ステツプ１４０〜１６０の動作につ
いては後に第３図に関連して詳細に説明する。初
期設定プログラムのある段階で、CPU１０は、
記憶装置１３を制御するマスタコントローラとし
て動作しているコントローラ１９の識別子を、記
憶装置１３から取出し、（マスタ）コントローラ
識別子レジスタ２５に書込む（第２図のステツプ
１７０）。この識別子が線７０から書込まれると、
リセツトパルスが線７１からラツチ５７に印加さ
れるとともに、セツトパルスが同じく線７１から
ラツチ５０に印加され、コントローラ１９のマス
タモードの動作を終了する。その結果、ラツチ５
７から線５８に出力が生じないので、ORゲート
３７はオフになり、同時に、ラツチ５０からの出
力がANDゲート３２に印加される。従つて、こ
の時点から後の比較動作で、比較器２２から線２
８に生じた出力により、ANDゲート３１に出力
を生じる。マスタモードの動作は第２図のステツ
プ１８０で終了する。
設定プログラムの実行を開始する。ステツプ１４
０で、プロセツサは、そのアドレス空間における
ロケーシヨン０を読取り、続いてステツプ１５０
で、そのロケーシヨンを、記憶装置１３から取出
す初期設定プログラムを開始するポインタとして
使用し、ステツプ１６０で、初期設定プログラム
を実行する。ステツプ１４０〜１６０の動作につ
いては後に第３図に関連して詳細に説明する。初
期設定プログラムのある段階で、CPU１０は、
記憶装置１３を制御するマスタコントローラとし
て動作しているコントローラ１９の識別子を、記
憶装置１３から取出し、（マスタ）コントローラ
識別子レジスタ２５に書込む（第２図のステツプ
１７０）。この識別子が線７０から書込まれると、
リセツトパルスが線７１からラツチ５７に印加さ
れるとともに、セツトパルスが同じく線７１から
ラツチ５０に印加され、コントローラ１９のマス
タモードの動作を終了する。その結果、ラツチ５
７から線５８に出力が生じないので、ORゲート
３７はオフになり、同時に、ラツチ５０からの出
力がANDゲート３２に印加される。従つて、こ
の時点から後の比較動作で、比較器２２から線２
８に生じた出力により、ANDゲート３１に出力
を生じる。マスタモードの動作は第２図のステツ
プ１８０で終了する。
次いで、初期設定プログラムは、ステツプ１９
０で前述の様に、他の装置の識別子をコントロー
ラ１８および２０のコントローラ識別子レジスタ
２４および２６に書込み、コントローラ１８およ
び２０のANDゲート３０および３２を使用可能
にする。従つて、コントローラ１８または２０
は、それぞれの比較器２１または２３で識別子が
一致した場合、アドレスをパスすることができ
る。
０で前述の様に、他の装置の識別子をコントロー
ラ１８および２０のコントローラ識別子レジスタ
２４および２６に書込み、コントローラ１８およ
び２０のANDゲート３０および３２を使用可能
にする。従つて、コントローラ１８または２０
は、それぞれの比較器２１または２３で識別子が
一致した場合、アドレスをパスすることができ
る。
第３図には、本発明の良好な実施例における中
央プロセツサのアドレス空間と記憶装置内のロケ
ーシヨンの関係を示す。説明の都合上、前述の様
に、初期設定プログラムは第１図の記憶装置１３
の記憶ロケーシヨン４６に書込まれているものと
仮定する。第３図に示すアドレス空間８０は、
CPUのアドレス空間の配列を示し、アドレス
M10〜M(o+3)のアドレス空間が一続きの下位空間
M1、M2…M4…Mo…M(o+3)に分割されている。
各々のアドレス空間は同じアドレス順序、すなわ
ち０〜７を有する。各アドレスは、識別子、例え
ばM1またはM2またはMo、ならびに実際のアド
レス（本説明では便宜上、０〜７）の２つの部分
から構成される。重要な点は、下位アドレスセク
シヨンの各々におけるアドレスパターンが同じ
で、例えば０〜７であるということがある。従つ
て、識別子セグメント、例えばM2またはMoが除
去、廃棄またはバイパスされた場合、下位空間の
各々における０〜７のアドレスパターンが一致す
る。
央プロセツサのアドレス空間と記憶装置内のロケ
ーシヨンの関係を示す。説明の都合上、前述の様
に、初期設定プログラムは第１図の記憶装置１３
の記憶ロケーシヨン４６に書込まれているものと
仮定する。第３図に示すアドレス空間８０は、
CPUのアドレス空間の配列を示し、アドレス
M10〜M(o+3)のアドレス空間が一続きの下位空間
M1、M2…M4…Mo…M(o+3)に分割されている。
各々のアドレス空間は同じアドレス順序、すなわ
ち０〜７を有する。各アドレスは、識別子、例え
ばM1またはM2またはMo、ならびに実際のアド
レス（本説明では便宜上、０〜７）の２つの部分
から構成される。重要な点は、下位アドレスセク
シヨンの各々におけるアドレスパターンが同じ
で、例えば０〜７であるということがある。従つ
て、識別子セグメント、例えばM2またはMoが除
去、廃棄またはバイパスされた場合、下位空間の
各々における０〜７のアドレスパターンが一致す
る。
各々のアドレス下位空間におけるアドレスは通
常のアドレス指定動作中、記憶装置に同等の記憶
ロケーシヨンを有する。例えば、アドレス空間８
１は同等の記憶ロケーシヨン８２を有する。同様
に、アドレス空間８３，８５および８７は、それ
ぞれの同等の記憶ロケーシヨン８４，８６および
８８を有する。しかしながら、初期設定期間中
に、前述のようにアドレスの識別子セグメントが
無視または廃棄され、アドレスの残りの部分しか
使用されない場合、すへての下位空間８１，８
３，８５および８７のアドレスは１つの記憶ロケ
ーシヨン８６をアクセスする。換言すれば、この
初期設定期間中、それぞれの下位空間の位置７に
あるアドレス９１，９２，９３および９４のすべ
ては、記憶ロケーシヨンM4（記憶ロケーシヨン８
６）にある位置７の記憶ロケーシヨン９５をアク
セスする。これは、初期設定中、CPUが記憶ロ
ケーシヨンM4に書込まれている初期設定プログ
ラムをアクセスするのにかなり有利である。初期
設定プログラムの最初のステツプが記憶位置９６
（記憶ロケーシヨンM4の位置０）にある場合、ア
ドレス空間における同等のアドレス、すなわM40
（アドレス97）からアドレス指定を開始しなくて
もよい。むしろ、CPUのアドレスポインタ９８
は、CPUアドレス空間行９９の最初すなわち０
アドレス（M10アドレス）を指すことがある。こ
のような配列の利点は、CPUがそのアドレス指
定を、CPU動作で容易にアクセスできる位置０
すなわちホームポジシヨンで開始できることであ
る。初期設定プログラムは、このCPUの０位置
すなわちホームポジシヨンと同等の記憶ロケーシ
ヨンに書込まなくてもよく、任意の好都合な記憶
ロケーシヨンに書込むことができる。
常のアドレス指定動作中、記憶装置に同等の記憶
ロケーシヨンを有する。例えば、アドレス空間８
１は同等の記憶ロケーシヨン８２を有する。同様
に、アドレス空間８３，８５および８７は、それ
ぞれの同等の記憶ロケーシヨン８４，８６および
８８を有する。しかしながら、初期設定期間中
に、前述のようにアドレスの識別子セグメントが
無視または廃棄され、アドレスの残りの部分しか
使用されない場合、すへての下位空間８１，８
３，８５および８７のアドレスは１つの記憶ロケ
ーシヨン８６をアクセスする。換言すれば、この
初期設定期間中、それぞれの下位空間の位置７に
あるアドレス９１，９２，９３および９４のすべ
ては、記憶ロケーシヨンM4（記憶ロケーシヨン８
６）にある位置７の記憶ロケーシヨン９５をアク
セスする。これは、初期設定中、CPUが記憶ロ
ケーシヨンM4に書込まれている初期設定プログ
ラムをアクセスするのにかなり有利である。初期
設定プログラムの最初のステツプが記憶位置９６
（記憶ロケーシヨンM4の位置０）にある場合、ア
ドレス空間における同等のアドレス、すなわM40
（アドレス97）からアドレス指定を開始しなくて
もよい。むしろ、CPUのアドレスポインタ９８
は、CPUアドレス空間行９９の最初すなわち０
アドレス（M10アドレス）を指すことがある。こ
のような配列の利点は、CPUがそのアドレス指
定を、CPU動作で容易にアクセスできる位置０
すなわちホームポジシヨンで開始できることであ
る。初期設定プログラムは、このCPUの０位置
すなわちホームポジシヨンと同等の記憶ロケーシ
ヨンに書込まなくてもよく、任意の好都合な記憶
ロケーシヨンに書込むことができる。
次に、記憶ロケーシヨン９６のアドレスが
CPUに戻され、動作を生じることがある。この
場合、CPUからは、ある記憶ロケーシヨンをア
ドレス位置１００と同等のもののようにアクセス
しているように見られるが、実際には、識別子セ
グメントが廃棄されているので、M4における記
憶ロケーシヨン、例えば記憶ロケーシヨン１０１
しかアクセスしない。初期設定プログラム中、第
３図に示すような配列は、システムがマスタモー
ドの動作を終了する時点まで継続される。重要な
ことは、システムがマスタモードの動作を完了し
た時点、すなわち、識別子が線７０（第１図）か
らコントローラ識別子レジスタ２５に書込まれ、
マスタモードの動作を終了した時点まで、アドレ
スポインタ９８が指したアドレス空間のアドレス
は、記憶ロケーシヨンの全アドレスに対応しなけ
ればならないという点である。換言すれば、初期
設定プログラムが書込まれている記憶ロケーシヨ
ンが前述のように記憶ロケーシヨンM4の場合、
マスタモードが終了する時点になるまでに、アド
レスポインタ９８はM40とM47の間のロケーシヨ
ンを指していなければならない。
CPUに戻され、動作を生じることがある。この
場合、CPUからは、ある記憶ロケーシヨンをア
ドレス位置１００と同等のもののようにアクセス
しているように見られるが、実際には、識別子セ
グメントが廃棄されているので、M4における記
憶ロケーシヨン、例えば記憶ロケーシヨン１０１
しかアクセスしない。初期設定プログラム中、第
３図に示すような配列は、システムがマスタモー
ドの動作を終了する時点まで継続される。重要な
ことは、システムがマスタモードの動作を完了し
た時点、すなわち、識別子が線７０（第１図）か
らコントローラ識別子レジスタ２５に書込まれ、
マスタモードの動作を終了した時点まで、アドレ
スポインタ９８が指したアドレス空間のアドレス
は、記憶ロケーシヨンの全アドレスに対応しなけ
ればならないという点である。換言すれば、初期
設定プログラムが書込まれている記憶ロケーシヨ
ンが前述のように記憶ロケーシヨンM4の場合、
マスタモードが終了する時点になるまでに、アド
レスポインタ９８はM40とM47の間のロケーシヨ
ンを指していなければならない。
Ｃ 発明の効果
本発明により、記憶装置に書込まれている初期
設定プログラムを、特定の選択されたコントロー
ラからアクセスすることができる。
設定プログラムを、特定の選択されたコントロー
ラからアクセスすることができる。
第１図は本発明を実行するのに用いる装置を示
すブロツク図、第２図は本発明の実施にかかわる
一般的な手順を示す流れ図、第３図は中央プロセ
ツサのアドレス空間の配列と、アドレス空間のア
ドレスによりアクセスされた実際の記憶ロケーシ
ヨンの配列との関係を示す図である。 １０……CPU、１１……共通バス、１２，１
３……記憶装置、１４……Ｉ／Ｏ装置、１５，１
６，１７……アドレスバス、１８，１９，２０…
…コントローラ、２１，２２，２３……比較器、
２４，２５，２６……コントローラ識別子レジス
タ、３０，３１，３２……ANDゲート、３６，
３７……ORゲート、４０，４１，４２……バ
ス、４３，４４，４５……データバス、４６……
記憶ロケーシヨン、４９，５０，５１……ラツ
チ、５４……ANDゲート、５７……ラツチ、６
０……ANDゲート、６１……ラツチ。
すブロツク図、第２図は本発明の実施にかかわる
一般的な手順を示す流れ図、第３図は中央プロセ
ツサのアドレス空間の配列と、アドレス空間のア
ドレスによりアクセスされた実際の記憶ロケーシ
ヨンの配列との関係を示す図である。 １０……CPU、１１……共通バス、１２，１
３……記憶装置、１４……Ｉ／Ｏ装置、１５，１
６，１７……アドレスバス、１８，１９，２０…
…コントローラ、２１，２２，２３……比較器、
２４，２５，２６……コントローラ識別子レジス
タ、３０，３１，３２……ANDゲート、３６，
３７……ORゲート、４０，４１，４２……バ
ス、４３，４４，４５……データバス、４６……
記憶ロケーシヨン、４９，５０，５１……ラツ
チ、５４……ANDゲート、５７……ラツチ、６
０……ANDゲート、６１……ラツチ。
Claims (1)
- 【特許請求の範囲】 １ 中央プロセツサと、 前記中央プロセツサに接続された共通データバ
スと、 前記共通バスに接続され、前記中央プロセツサ
と少なくとも１つの記憶装置または入出力装置と
の間をそれぞれインタフエースする複数のコント
ローラと、 前記中央プロセツサ内の前記共通バスに送られ
たアドレスにアドレス送付先のそれぞれのコント
ローラを示す識別子セグメントを包含する手段
と、 前記識別子セグメントを、前記コントローラを
表わす記憶されたコントローラ識別子と比較する
プログラマブルな比較手段と を含むデータ処理システムにおいて、 前記記憶装置の１つに書込まれた読取専用初期
設定プログラムと、 前記初期設定プログラムが書込まれている１つ
の記憶装置と前記中央プロセツサの間をインタフ
エースする前記コントローラの１つをマスタコン
トローラとする手段と、 初期設定中に前記マスタコントローラを選択的
に活動状態にし、すべてのアドレスを前記識別子
セグメントと無関係に受入れさせる手段と、 初期設定中に前記他のコントローラの各々を選
択的に活動状態にし、それぞれの前記プログラマ
ブルな比較手段を使用禁止してアドレスを受入れ
させない手段と を含むことを特徴とする初期設定装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US670504 | 1984-11-13 | ||
| US06/670,504 US4688172A (en) | 1984-11-13 | 1984-11-13 | Initialization apparatus for a data processing system with a plurality of input/output and storage controller connected to a common bus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61121149A JPS61121149A (ja) | 1986-06-09 |
| JPH0256690B2 true JPH0256690B2 (ja) | 1990-11-30 |
Family
ID=24690665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60201914A Granted JPS61121149A (ja) | 1984-11-13 | 1985-09-13 | 初期設定装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4688172A (ja) |
| EP (1) | EP0182044B1 (ja) |
| JP (1) | JPS61121149A (ja) |
| DE (1) | DE3585986D1 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6381554A (ja) * | 1986-09-25 | 1988-04-12 | Canon Inc | 交換可能な周辺装置を取り扱う電子機器 |
| GB8725111D0 (en) * | 1987-03-13 | 1987-12-02 | Ibm | Data processing system |
| US5038320A (en) * | 1987-03-13 | 1991-08-06 | International Business Machines Corp. | Computer system with automatic initialization of pluggable option cards |
| US5003461A (en) * | 1988-02-01 | 1991-03-26 | Motorola, Inc. | Cluster controller memory arbiter |
| JPH01237785A (ja) * | 1988-03-18 | 1989-09-22 | Canon Inc | 電子機器 |
| JPH01248256A (ja) * | 1988-03-30 | 1989-10-03 | Toshiba Corp | 入出力制御方式 |
| DE3867234D1 (de) * | 1988-08-06 | 1992-02-06 | Hewlett Packard Gmbh | Verfahren und anlage zur datenuebermittlung zwischen einer datenverarbeitungszentrale und nebenstellen. |
| JPH02139611A (ja) * | 1988-11-19 | 1990-05-29 | Nec Corp | 筐体内に於ける実装位置検出方式 |
| DE68923864T2 (de) * | 1989-04-19 | 1996-05-02 | Ibm | Anordnung zur Speicher- und Peripherie-Bausteinauswahl. |
| US5168555A (en) * | 1989-09-06 | 1992-12-01 | Unisys Corporation | Initial program load control |
| US5175831A (en) * | 1989-12-05 | 1992-12-29 | Zilog, Inc. | System register initialization technique employing a non-volatile/read only memory |
| US5307497A (en) * | 1990-06-25 | 1994-04-26 | International Business Machines Corp. | Disk operating system loadable from read only memory using installable file system interface |
| GB9018989D0 (en) * | 1990-08-31 | 1990-10-17 | Ncr Co | Work station and method for configuring thereof |
| EP0483433A1 (en) * | 1990-10-31 | 1992-05-06 | International Business Machines Corporation | Initialization method for the initialization of secondary stations in an information processing system |
| US5416908A (en) * | 1992-04-28 | 1995-05-16 | Allen-Bradley Company, Inc. | Interface between industrial controller components using common memory |
| US5299315A (en) * | 1992-09-17 | 1994-03-29 | International Business Machines Corp. | Personal computer with programmable threshold FIFO registers for data transfer |
| US5428748A (en) * | 1992-09-24 | 1995-06-27 | National Semiconductor Corporation | Method and apparatus for automatically configuring a computer peripheral |
| US5687371A (en) * | 1993-09-27 | 1997-11-11 | Intel Corporation | Selection from a plurality of bus operating speeds for a processor bus interface during processor reset |
| DE4342052C2 (de) * | 1993-12-09 | 1996-07-11 | Roland Man Druckmasch | Steuerrechner, der über einen Adressbus mit mehreren peripheren Einheiten verbunden ist |
| WO1995022106A1 (en) * | 1994-02-10 | 1995-08-17 | Elonex Technologies, Inc. | I/o decoder map |
| US5553230A (en) * | 1995-01-18 | 1996-09-03 | Hewlett-Packard Company | Identifying controller pairs in a dual controller disk array |
| EP1703347B1 (en) | 2005-03-15 | 2018-10-17 | Omron Corporation | Programmable logic controller device and programmable logic controller system |
| US9046915B2 (en) * | 2012-02-27 | 2015-06-02 | Advanced Micro Devices, Inc. | Circuit and method for initializing a computer system |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1443777A (en) * | 1973-07-19 | 1976-07-28 | Int Computers Ltd | Data processing apparatus |
| US4028663A (en) * | 1974-06-05 | 1977-06-07 | Bell Telephone Laboratories, Incorporated | Digital computer arrangement for high speed memory access |
| GB1505535A (en) * | 1974-10-30 | 1978-03-30 | Motorola Inc | Microprocessor system |
| US4263650B1 (en) * | 1974-10-30 | 1994-11-29 | Motorola Inc | Digital data processing system with interface adaptor having programmable monitorable control register therein |
| IT1047329B (it) * | 1975-09-30 | 1980-09-10 | C Olivetto E C S P A Ing | Dispositivo di teleaccensione e di inizzializzazione di un terminale |
| US4060849A (en) * | 1975-10-28 | 1977-11-29 | Compagnie Internationale Pour L'informatique Cii-Honeywell Bull | Data input and output controller |
| US4030073A (en) * | 1975-11-05 | 1977-06-14 | Digital Equipment Corporation | Initialization circuit for establishing initial operation of a digital computer |
| FR2337478A1 (fr) * | 1975-12-31 | 1977-07-29 | Honeywell Bull Soc Ind | Procede et dispositif pour l'initialisation d'un syteme d'echange d'informations comprenant plusieurs stations emettrices-receptrices reliees entre elles par un canal de liaison |
| US4078259A (en) * | 1976-09-29 | 1978-03-07 | Gulf & Western Industries, Inc. | Programmable controller having a system for monitoring the logic conditions at external locations |
| US4149242A (en) * | 1977-05-06 | 1979-04-10 | Bell Telephone Laboratories, Incorporated | Data interface apparatus for multiple sequential processors |
| US4131941A (en) * | 1977-08-10 | 1978-12-26 | Itek Corporation | Linked microprogrammed plural processor system |
| US4335426A (en) * | 1980-03-10 | 1982-06-15 | International Business Machines Corporation | Remote processor initialization in a multi-station peer-to-peer intercommunication system |
| GB2112186B (en) * | 1981-12-22 | 1985-09-11 | Intersil Inc | Improved distributed processing system |
| US4562535A (en) * | 1982-04-05 | 1985-12-31 | Texas Instruments Incorporated | Self-configuring digital processor system with global system |
| IT1159351B (it) * | 1983-02-03 | 1987-02-25 | Cselt Centro Studi Lab Telecom | Circuito di arbitraggio a struttura distribuita per le richieste di accesso al bus di un sistema multiprocessore |
| US4590468A (en) * | 1983-03-10 | 1986-05-20 | Western Digital Corporation | Token access controller protocol and architecture |
-
1984
- 1984-11-13 US US06/670,504 patent/US4688172A/en not_active Expired - Lifetime
-
1985
- 1985-09-13 JP JP60201914A patent/JPS61121149A/ja active Granted
- 1985-09-24 DE DE8585112096T patent/DE3585986D1/de not_active Expired - Lifetime
- 1985-09-24 EP EP85112096A patent/EP0182044B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4688172A (en) | 1987-08-18 |
| EP0182044A2 (en) | 1986-05-28 |
| EP0182044B1 (en) | 1992-05-06 |
| EP0182044A3 (en) | 1989-01-18 |
| JPS61121149A (ja) | 1986-06-09 |
| DE3585986D1 (de) | 1992-06-11 |
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