JPH0256836B2 - - Google Patents
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- JPH0256836B2 JPH0256836B2 JP59084600A JP8460084A JPH0256836B2 JP H0256836 B2 JPH0256836 B2 JP H0256836B2 JP 59084600 A JP59084600 A JP 59084600A JP 8460084 A JP8460084 A JP 8460084A JP H0256836 B2 JPH0256836 B2 JP H0256836B2
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- JP
- Japan
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- layer
- gaas
- gaalas
- semiconductor laser
- current blocking
- Prior art date
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
- H01S5/24—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a grooved structure, e.g. V-grooved, crescent active layer in groove, VSIS laser
Landscapes
- Semiconductor Lasers (AREA)
Description
【発明の詳細な説明】
＜技術分野＞
本発明は、発振横モードの制御された半導体レ
ーザ素子に関し、特に基板上に屈折率の制御され
た中間層を介設した半導体レーザの素子構造及び
製造方法に関するものである。
ーザ素子に関し、特に基板上に屈折率の制御され
た中間層を介設した半導体レーザの素子構造及び
製造方法に関するものである。
＜従来技術＞
屈折率導波形半導体レーザの一例として基板に
溝加工して電流通路を形成した光及びキヤリア閉
じ込め構造を有する内部ストライプ型のVSIS（Ｖ
−channeled Substrate Inner Stripe）レーザが
知られている。この半導体レーザの詳細は電子通
信学会技術報告ED81−42、31頁（1981年、７月）
に詳述されている。VSIS半導体レーザ素子の１
例を第１図に断面図で示す。また活性層に平行方
向の屈曲率ｎ分布と損失α分布についても同時に
示している。１はｐ−GaAs基板、２はｎ−
GaAs電流阻止層、３はｐ−GaAsクラツド層、
４はGaAlAs活性層、５はｎ−GaAlAsクラツド
層、６はｎ−GaAsキヤツプ層、７はｎ側電極、
９はｐ側電極である。
溝加工して電流通路を形成した光及びキヤリア閉
じ込め構造を有する内部ストライプ型のVSIS（Ｖ
−channeled Substrate Inner Stripe）レーザが
知られている。この半導体レーザの詳細は電子通
信学会技術報告ED81−42、31頁（1981年、７月）
に詳述されている。VSIS半導体レーザ素子の１
例を第１図に断面図で示す。また活性層に平行方
向の屈曲率ｎ分布と損失α分布についても同時に
示している。１はｐ−GaAs基板、２はｎ−
GaAs電流阻止層、３はｐ−GaAsクラツド層、
４はGaAlAs活性層、５はｎ−GaAlAsクラツド
層、６はｎ−GaAsキヤツプ層、７はｎ側電極、
９はｐ側電極である。
尚、第１図の断面図には活性層に垂直方向の光
強度分布が示されている。活性層で発生した光は
ｎ−GaAs電流阻止層２に吸収されて、基板１の
Ｖ字溝の内側と外側に実効屈折率Δnと損失差Δα
を生じさせる。Δnは光の閉じ込めに寄与し、Δα
は高次モードの発生を抑制する。このΔnとΔαは
活性層４の厚さとｐ−クラツド層３の溝外側での
厚さとを変化させることにより制御することがで
きる。
強度分布が示されている。活性層で発生した光は
ｎ−GaAs電流阻止層２に吸収されて、基板１の
Ｖ字溝の内側と外側に実効屈折率Δnと損失差Δα
を生じさせる。Δnは光の閉じ込めに寄与し、Δα
は高次モードの発生を抑制する。このΔnとΔαは
活性層４の厚さとｐ−クラツド層３の溝外側での
厚さとを変化させることにより制御することがで
きる。
しかしながら、Δnを大きくしようとすると同
時にΔαも大きくなり、各々を独立に制御するこ
とはできない。従つて、従来のVSIS半導体レー
ザではΔαは500cm-1以下にすることはできず、閾
値電流Ithの上昇、微分量子効率ηDの低下及び非
点収差の存在を余儀なくさせられていた。
時にΔαも大きくなり、各々を独立に制御するこ
とはできない。従つて、従来のVSIS半導体レー
ザではΔαは500cm-1以下にすることはできず、閾
値電流Ithの上昇、微分量子効率ηDの低下及び非
点収差の存在を余儀なくさせられていた。
＜発明の目的＞
本発明は、基板溝の内側と外側との実効屈折率
差Δnと損失差Δαを独立に制御することにより、
低Ith、高ηD及び非点収差がないといつた利点を
有する半導体レーザ素子を提供することを目的と
するものである。
差Δnと損失差Δαを独立に制御することにより、
低Ith、高ηD及び非点収差がないといつた利点を
有する半導体レーザ素子を提供することを目的と
するものである。
＜実施例＞
本発明の半導体レーザ素子の１実施例について
第２図を参照しながら説明する。本実施例のレー
ザ素子構造はGaAs−GaAlAs形のダブルヘテロ
接合構造を有するVSISレーザである。１１はｐ
−GaAs基板、１２はｎ−GaAs電流阻止層、１
３はｐ−Ga1-yAlyAsクラツド層、１４はｐ−
Ga1-xAlxAs活性層、１５はｎ−Ga1-yAlyAsクラ
ツド層、１６はｎ−GaAsキヤツプ層、１７はｎ
側電極、１８はｐ側電極、１９は幅ｗのＶ字型溝
である。また、２０はｐ又はｎ−Ga1-zAlzAsの
中間層である。各層のAlAsモル比は０≦ｘ＜ｙ
＜ｚ＜１に設定する。Ｖ字溝１９の外側ではｐ−
クラツド層１３よりGaAsモル比の大きい（屈折
率の低い）層２０の存在によつて光強度分布はｎ
−クラツド層１５方向へ押しやられたような上下
非対称形となり、実効屈折率が低下する。その結
果、溝１９上に屈折率導波炉が形成される。ま
た、溝１９の外側で電流阻止層１２への光吸収状
態は、層２０の厚さ及びGaAsモル比ｚによつて
変化させることができる。従つてΔnとΔαが独立
に制御でき、大きさΔnと小さなΔαを作り込むこ
とが可能となる。Δαの大きさは高次モードの発
生す抑制する為に必要な100〜300cm-1程度であれ
ば充分である。
第２図を参照しながら説明する。本実施例のレー
ザ素子構造はGaAs−GaAlAs形のダブルヘテロ
接合構造を有するVSISレーザである。１１はｐ
−GaAs基板、１２はｎ−GaAs電流阻止層、１
３はｐ−Ga1-yAlyAsクラツド層、１４はｐ−
Ga1-xAlxAs活性層、１５はｎ−Ga1-yAlyAsクラ
ツド層、１６はｎ−GaAsキヤツプ層、１７はｎ
側電極、１８はｐ側電極、１９は幅ｗのＶ字型溝
である。また、２０はｐ又はｎ−Ga1-zAlzAsの
中間層である。各層のAlAsモル比は０≦ｘ＜ｙ
＜ｚ＜１に設定する。Ｖ字溝１９の外側ではｐ−
クラツド層１３よりGaAsモル比の大きい（屈折
率の低い）層２０の存在によつて光強度分布はｎ
−クラツド層１５方向へ押しやられたような上下
非対称形となり、実効屈折率が低下する。その結
果、溝１９上に屈折率導波炉が形成される。ま
た、溝１９の外側で電流阻止層１２への光吸収状
態は、層２０の厚さ及びGaAsモル比ｚによつて
変化させることができる。従つてΔnとΔαが独立
に制御でき、大きさΔnと小さなΔαを作り込むこ
とが可能となる。Δαの大きさは高次モードの発
生す抑制する為に必要な100〜300cm-1程度であれ
ば充分である。
一般に、液相エピタキシヤル（LPE）成長法
を用いた場合、一度空気中にさらしたGaAlAs上
にはその表面に形成された酸化膜のために連続し
てエピタキシヤル層が成長しにくい。しかし、そ
れは下地のGaAlAsの面積が広い場合であり、
10μｍ幅以下のストライプ状GaAlAs上にGaAlAs
層を液相エピタキシヤル成長する場合には上述の
問題はなく連続して成長させることができる。従
つて、電流阻止層１２とｐ−クラツド層１３の中
間に挿入される層２０の幅を10μｍ以下とし、連
続成長を可能としている。
を用いた場合、一度空気中にさらしたGaAlAs上
にはその表面に形成された酸化膜のために連続し
てエピタキシヤル層が成長しにくい。しかし、そ
れは下地のGaAlAsの面積が広い場合であり、
10μｍ幅以下のストライプ状GaAlAs上にGaAlAs
層を液相エピタキシヤル成長する場合には上述の
問題はなく連続して成長させることができる。従
つて、電流阻止層１２とｐ−クラツド層１３の中
間に挿入される層２０の幅を10μｍ以下とし、連
続成長を可能としている。
さらに層２０は溝１９のメルトバツクによる変
形を防ぐためのメルトバツク防止層としても働
く。一般に、溝の肩がGaAsの場合にはメルトバ
ツクしやすく、GaAlAsの場合はメルトバツクし
にくいからである。
形を防ぐためのメルトバツク防止層としても働
く。一般に、溝の肩がGaAsの場合にはメルトバ
ツクしやすく、GaAlAsの場合はメルトバツクし
にくいからである。
次に、第２図に示す半導体レーザ素子の製作方
法を第３図に示す工程図を用いて説明する。ま
ず、第３図Ａに示すようにＰ−GaAs基板（Znド
ープ、１×1019cm-3）１１上にｎ−GaAs電流阻
止層（Teドープ、３×1018cm-3）１２及びｎ−
Ga0.6Al0.4As中間層（Teドープ、１×1018cm-3）
２０を重畳して各々0.5μｍ、0.3μｍの厚さに、液
相エピタキシヤル成長させる。
法を第３図に示す工程図を用いて説明する。ま
ず、第３図Ａに示すようにＰ−GaAs基板（Znド
ープ、１×1019cm-3）１１上にｎ−GaAs電流阻
止層（Teドープ、３×1018cm-3）１２及びｎ−
Ga0.6Al0.4As中間層（Teドープ、１×1018cm-3）
２０を重畳して各々0.5μｍ、0.3μｍの厚さに、液
相エピタキシヤル成長させる。
次に、第３図Ｂに示すように中間層２０をホト
リソグラフイ技術とケミカル・エツチングによつ
て加工し、幅Ｗ＝8μｍのストライプ状に残存さ
せる。次に、第３図Ｃに示すようにストライプ状
の中間層２０の中央部に幅ｗ＝4μｍ、深さ1.2μｍ
のＶ字溝１９を上述のホトリソグラフイ技術とケ
ミカルエツチングを利用した加工法により形成す
る。Ｖ字溝１９の形成によつて、この部分に電流
阻止層１２の除去された電流通路が開通され、ス
トライプ構造が得られる。この基板１１上に再び
液相エピタキシヤル成長法により、第２図に示す
ようなｐ−Ga0.7Al0.3Asクラツド層１３、ｐ−
Ga0.95Al0.05As活性層１４、ｎ−Ga0.7Al0.3Asクラ
ツド層１５、ｎ−GaAsキヤツプ層１６をそれぞ
れ0.2μｍ、0.08μｍ、1μｍ、2μｍの厚さに連続成
長させ、ダブルヘテロ接合型のレーザ発振用動作
部を形成する。この場合の各層のAlAsモル比は
ｘ＝0.05、ｙ＝0.3、ｚ＝0.4である。成長前に露
出しているｎ−Ga0.6Al0.4As層２０の面積は狭い
ので成長の際この上に被覆されるGa溶液の濡れ
に問題はなく、ピンホール等の欠陥のない良好な
エピタキシヤル成長層が得られる。
リソグラフイ技術とケミカル・エツチングによつ
て加工し、幅Ｗ＝8μｍのストライプ状に残存さ
せる。次に、第３図Ｃに示すようにストライプ状
の中間層２０の中央部に幅ｗ＝4μｍ、深さ1.2μｍ
のＶ字溝１９を上述のホトリソグラフイ技術とケ
ミカルエツチングを利用した加工法により形成す
る。Ｖ字溝１９の形成によつて、この部分に電流
阻止層１２の除去された電流通路が開通され、ス
トライプ構造が得られる。この基板１１上に再び
液相エピタキシヤル成長法により、第２図に示す
ようなｐ−Ga0.7Al0.3Asクラツド層１３、ｐ−
Ga0.95Al0.05As活性層１４、ｎ−Ga0.7Al0.3Asクラ
ツド層１５、ｎ−GaAsキヤツプ層１６をそれぞ
れ0.2μｍ、0.08μｍ、1μｍ、2μｍの厚さに連続成
長させ、ダブルヘテロ接合型のレーザ発振用動作
部を形成する。この場合の各層のAlAsモル比は
ｘ＝0.05、ｙ＝0.3、ｚ＝0.4である。成長前に露
出しているｎ−Ga0.6Al0.4As層２０の面積は狭い
ので成長の際この上に被覆されるGa溶液の濡れ
に問題はなく、ピンホール等の欠陥のない良好な
エピタキシヤル成長層が得られる。
基板裏面をラツピングすることによりウエハー
の厚さを約100μｍとした後、ｎ−GaAsキヤツプ
層１６表面にはｎ側電極１７としてAu−Ge−Ni
を、またｐ−GaAs基板１１裏面にはｐ側電極１
８としてAu−Znを蒸着し、450℃に加熱して合
理化する。共振器長が250μｍになるように劈開
して素子化を完了させる。この素子を銅ヒートシ
ンク上にインジウム金属を介してｎ側電極１７が
ヒートシンクに接するようにマウントし、半導体
レーザとする。
の厚さを約100μｍとした後、ｎ−GaAsキヤツプ
層１６表面にはｎ側電極１７としてAu−Ge−Ni
を、またｐ−GaAs基板１１裏面にはｐ側電極１
８としてAu−Znを蒸着し、450℃に加熱して合
理化する。共振器長が250μｍになるように劈開
して素子化を完了させる。この素子を銅ヒートシ
ンク上にインジウム金属を介してｎ側電極１７が
ヒートシンクに接するようにマウントし、半導体
レーザとする。
このようにして得られた半導体レーザのΔn、
Δαは計算によるとそれぞれΔn＝６×10-3、Δα＝
150cm-1となる。また、この半導体レーザは閾値
電流Ith＝25mA、波長820nｍで発振し、外部微
分量子効率は共振器の片面でηD＝30％の高い値を
呈する。また、光出力30mWまで安定な基本横モ
ードで発振しビームウエストも端面に一致してい
た。
Δαは計算によるとそれぞれΔn＝６×10-3、Δα＝
150cm-1となる。また、この半導体レーザは閾値
電流Ith＝25mA、波長820nｍで発振し、外部微
分量子効率は共振器の片面でηD＝30％の高い値を
呈する。また、光出力30mWまで安定な基本横モ
ードで発振しビームウエストも端面に一致してい
た。
第４図は本発明の他の実施例を示す高光出力用
半導体レーザの断面図である。前実施例と異なる
点は、基板２１上にあらかじめエツチングにより
高さＨ＝3μｍ、幅10μｍの台形状のメサ３１を形
成している点である。この基板２１上に、MO−
CVD法によりｎ−GaAs電流阻止層２２、ｐ−
Ga1-zAlzAs中間層３０を積層した。MO−CVD
法の特徴はエピタキシヤル層が基板２１上のメサ
３１の形状に従つて均一な厚さに成長することで
ある。以後の工程は前実施例と同様であるが、本
実施例では活性層２４の平坦領域での厚さが容易
に薄く製作できるところに利点がある。半導体レ
ーザの高光出力化のためには活性層厚を0.05μｍ
程度まで薄くする方が効果的である。しかし、従
来はこのような薄層を均一に成長するには困難を
伴なつていた。従つて、本実施例では液相エピタ
キシヤル（LPE）法による活性層成長中に基板
２１上のメサ３１の両側にAs原子が多く引きよ
せられるので、メサ３１上の平坦な活性層厚は容
易に0.05μｍ程度まで薄くできる。
半導体レーザの断面図である。前実施例と異なる
点は、基板２１上にあらかじめエツチングにより
高さＨ＝3μｍ、幅10μｍの台形状のメサ３１を形
成している点である。この基板２１上に、MO−
CVD法によりｎ−GaAs電流阻止層２２、ｐ−
Ga1-zAlzAs中間層３０を積層した。MO−CVD
法の特徴はエピタキシヤル層が基板２１上のメサ
３１の形状に従つて均一な厚さに成長することで
ある。以後の工程は前実施例と同様であるが、本
実施例では活性層２４の平坦領域での厚さが容易
に薄く製作できるところに利点がある。半導体レ
ーザの高光出力化のためには活性層厚を0.05μｍ
程度まで薄くする方が効果的である。しかし、従
来はこのような薄層を均一に成長するには困難を
伴なつていた。従つて、本実施例では液相エピタ
キシヤル（LPE）法による活性層成長中に基板
２１上のメサ３１の両側にAs原子が多く引きよ
せられるので、メサ３１上の平坦な活性層厚は容
易に0.05μｍ程度まで薄くできる。
本実施例の半導体レーザは50mWまで安定な基
本横モードで発振した。またその他の特性は前実
施例と同一であつた。
本横モードで発振した。またその他の特性は前実
施例と同一であつた。
尚、中間層２０，３０の導電型をｐ型とすれ
ば、電流拡がりのためにIthが数mA上昇するが、
活性層内のキヤリア分布が均一となるのでレーザ
光の可干渉性が良好となる利点がある。
ば、電流拡がりのためにIthが数mA上昇するが、
活性層内のキヤリア分布が均一となるのでレーザ
光の可干渉性が良好となる利点がある。
＜発明の効果＞
クラツド層と電流阻止層との間にGaAlAsから
なる中間層を介挿し、この中間層のGaAsモル比
と厚さを変化させることにより、作り込みの屈折
率分布と損失分布とをそれぞれ別の機構により独
立に制御することが可能となつて、より大きな屈
折率差Δnとより小さな損失差Δαを実現すること
が可能となる。
なる中間層を介挿し、この中間層のGaAsモル比
と厚さを変化させることにより、作り込みの屈折
率分布と損失分布とをそれぞれ別の機構により独
立に制御することが可能となつて、より大きな屈
折率差Δnとより小さな損失差Δαを実現すること
が可能となる。
また、GaAlAsからなる中間層の帯状であつ
て、この酸化され易い中間層上へのクラツド層エ
ピタキシヤル成長面積がより少なくてすむため、
クラツド層の連続した成長が可能となる。
て、この酸化され易い中間層上へのクラツド層エ
ピタキシヤル成長面積がより少なくてすむため、
クラツド層の連続した成長が可能となる。
したがつて、低閾値電流Ith、高微分量子効率
ηD、無非点収差、及び安定な基本横モードをもつ
半導体レーザ素子を製作することが可能となる。
ηD、無非点収差、及び安定な基本横モードをもつ
半導体レーザ素子を製作することが可能となる。
第１図は従来のVSISレーザを示す説明図であ
る。第２図は本発明の１実施例を示す半導体レー
ザ素子の断面図である。第３図Ａ，Ｂ，Ｃは第２
図に示す半導体レーザ素子の製作工程を示す工程
図である。第４図は本発明の他の実施例も示す半
導体レーザの断面図である。 １，１１，２１……Ｐ−GaAs基板、２，１
２，２２……ｎ−GaAs電流阻止層、３，１３，
２３……Ｐ−GaAlAsクラツド層、４，１４，２
４……GaAlAs活性層、５，１５，２５……ｎ−
GaAlAsクラツド層、６，１６，２６……ｎ−
GaAsキヤツプ層、７，１７，２７……ｎ側電
極、８，１８，２８……Ｐ側電極、９，１９，２
９……Ｖ字形溝、２０，３０……ｎ又はｐ−
GaAlAs中間層、３１……メサ。
る。第２図は本発明の１実施例を示す半導体レー
ザ素子の断面図である。第３図Ａ，Ｂ，Ｃは第２
図に示す半導体レーザ素子の製作工程を示す工程
図である。第４図は本発明の他の実施例も示す半
導体レーザの断面図である。 １，１１，２１……Ｐ−GaAs基板、２，１
２，２２……ｎ−GaAs電流阻止層、３，１３，
２３……Ｐ−GaAlAsクラツド層、４，１４，２
４……GaAlAs活性層、５，１５，２５……ｎ−
GaAlAsクラツド層、６，１６，２６……ｎ−
GaAsキヤツプ層、７，１７，２７……ｎ側電
極、８，１８，２８……Ｐ側電極、９，１９，２
９……Ｖ字形溝、２０，３０……ｎ又はｐ−
GaAlAs中間層、３１……メサ。
Claims (1)
- 【特許請求の範囲】 １ GaAs基板と、 該基板上に形成され、GaAsからなる電流阻止
層と、 該電流阻止層を貫通して前記基板に達するよう
形成されたストライプ溝と、 前記電流阻止層上の、前記ストライプ溝両外側
位置に帯状に形成され、GaAlAsからなる中間層
と、 前記中間層、ストライプ溝、及び電流阻止層上
に形成され、GaAlAsからなるクラツド層と、 該クラツド層上に積層された多層結晶層とを備
えてなり、 前記中間層は前記クラツド層より屈折率が小さ
いことを特徴とする半導体レーザ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8460084A JPS60226191A (ja) | 1984-04-25 | 1984-04-25 | 半導体レ−ザ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8460084A JPS60226191A (ja) | 1984-04-25 | 1984-04-25 | 半導体レ−ザ素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60226191A JPS60226191A (ja) | 1985-11-11 |
| JPH0256836B2 true JPH0256836B2 (ja) | 1990-12-03 |
Family
ID=13835173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8460084A Granted JPS60226191A (ja) | 1984-04-25 | 1984-04-25 | 半導体レ−ザ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60226191A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62179789A (ja) * | 1986-02-03 | 1987-08-06 | Matsushita Electric Ind Co Ltd | 半導体レ−ザ装置 |
| JPH07114301B2 (ja) * | 1986-02-12 | 1995-12-06 | 松下電器産業株式会社 | 半導体レ−ザ装置 |
| JPS62296583A (ja) * | 1986-06-17 | 1987-12-23 | Matsushita Electric Ind Co Ltd | 半導体レ−ザ装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56135994A (en) * | 1980-03-28 | 1981-10-23 | Fujitsu Ltd | Semiconductor light emitting device |
-
1984
- 1984-04-25 JP JP8460084A patent/JPS60226191A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60226191A (ja) | 1985-11-11 |
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