JPH025696A - 時分割交換スイッチ回路 - Google Patents
時分割交換スイッチ回路Info
- Publication number
- JPH025696A JPH025696A JP15551388A JP15551388A JPH025696A JP H025696 A JPH025696 A JP H025696A JP 15551388 A JP15551388 A JP 15551388A JP 15551388 A JP15551388 A JP 15551388A JP H025696 A JPH025696 A JP H025696A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- register
- pcm
- pcm signal
- signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＰＣＭ信号の時分割交換を行う時分割スイッ
チ回路に関するもので、特に時分割交換時に、単に時分
割交換だけでなく信号の合成も同時に行わせ、パーティ
ラインなどを組み易くしたものである。
チ回路に関するもので、特に時分割交換時に、単に時分
割交換だけでなく信号の合成も同時に行わせ、パーティ
ラインなどを組み易くしたものである。
従来、この種の時分割交換回路は、時分割スイッチを行
っても、信号を合成する場合は１度ディジタル信号から
アナログ信号に変換し、アナログ信号の領域でハイブリ
ッド合成している。
っても、信号を合成する場合は１度ディジタル信号から
アナログ信号に変換し、アナログ信号の領域でハイブリ
ッド合成している。
上述した従来の時分割交換回路では、信号を合成する場
合は、ディジタルからアナログに変換することで信号に
劣化が生じるという欠点があり、またアナログハイブリ
ッド回路を必要散設けなければならなかった。
合は、ディジタルからアナログに変換することで信号に
劣化が生じるという欠点があり、またアナログハイブリ
ッド回路を必要散設けなければならなかった。
従来、交換回路は１：１の回路接続が中心であった。し
かし、最近は回報通信あるいは複数扱者の間で会議通信
を行うことが増えており、回線数に匹敵するほどアナロ
グハイブリッド回路を設けることがある。従って従来の
時分割交換回路は多くのアナログハイブリッド回路を設
けなければならなかった。本発明はこれらを解決するも
のである。
かし、最近は回報通信あるいは複数扱者の間で会議通信
を行うことが増えており、回線数に匹敵するほどアナロ
グハイブリッド回路を設けることがある。従って従来の
時分割交換回路は多くのアナログハイブリッド回路を設
けなければならなかった。本発明はこれらを解決するも
のである。
本発明の時分割交換スイッチ回路は、信号の合成をディ
ジタル信号のままで、しかも時分割交換を行わせるとき
に同時に行わせることを特色としている。
ジタル信号のままで、しかも時分割交換を行わせるとき
に同時に行わせることを特色としている。
本発明の時分割交換スイッチ回路は、チャネル（ＣＨ）
順にしかも繰り返して入力されるシリーズのＰＣＭ信号
をパラレルに変換する第１のレジスタと、この第１のレ
ジスタのＰＣＭ信号を記憶する第１の記憶部と、外部か
ら指定される第１のチャネルアドレスで前記第１の記憶
部より読み出されたＰＣＭ信号を保持する第２のレジス
タと、前記第１のレジスタと前記第２のレジスタのＰＣ
Ｍ信号をリニアな数値に変換して加算した後に再びＰＣ
Ｍ信号に圧縮して出力する演算部と、この演算部の出力
のＰＣＭ信号を記憶する第２の記憶部と、外部から指定
される第２のチャネルアドレスで前記第２の記憶部より
読み出されたＰＣＭ信号をパラレルからシリーズに変換
して外部へ出力する第３のレジスタとを含み、シリーズ
に入力するＰＣＭ信号に同期し、シリーズのＰＣＭ信号
のＩＣＨの間に上記一連の動作を行わせることを特徴と
する。
順にしかも繰り返して入力されるシリーズのＰＣＭ信号
をパラレルに変換する第１のレジスタと、この第１のレ
ジスタのＰＣＭ信号を記憶する第１の記憶部と、外部か
ら指定される第１のチャネルアドレスで前記第１の記憶
部より読み出されたＰＣＭ信号を保持する第２のレジス
タと、前記第１のレジスタと前記第２のレジスタのＰＣ
Ｍ信号をリニアな数値に変換して加算した後に再びＰＣ
Ｍ信号に圧縮して出力する演算部と、この演算部の出力
のＰＣＭ信号を記憶する第２の記憶部と、外部から指定
される第２のチャネルアドレスで前記第２の記憶部より
読み出されたＰＣＭ信号をパラレルからシリーズに変換
して外部へ出力する第３のレジスタとを含み、シリーズ
に入力するＰＣＭ信号に同期し、シリーズのＰＣＭ信号
のＩＣＨの間に上記一連の動作を行わせることを特徴と
する。
次に、本発明を図面を用いて説明する。
本発明の一実施例を第１図に示す。
１１はＣＨＩ、ＣＨ２・・・とＣＨの順番にシリーズに
入力するＰＣＭ信号（ｉ、５ＭＢまたは２ＭＢのＰＣＭ
Ｉ次群の信号）の入力端である。１は入力端１１より入
力するＰＣＭ信号をＣＨ毎に分離し、８ビツトずつのパ
ラレル信号に変換する第１のレジスタであり、その出力
信号の一つは次の第１の記憶部２に入力し、もう一つは
演算部４に入力する。
入力するＰＣＭ信号（ｉ、５ＭＢまたは２ＭＢのＰＣＭ
Ｉ次群の信号）の入力端である。１は入力端１１より入
力するＰＣＭ信号をＣＨ毎に分離し、８ビツトずつのパ
ラレル信号に変換する第１のレジスタであり、その出力
信号の一つは次の第１の記憶部２に入力し、もう一つは
演算部４に入力する。
一方、１２は入力端１１のＰＣＭ信号と合成するＣＨの
アドレスを指定する第１のＣＨアドレス端であり、ＣＨ
アドレス端１２で指定するアドレスにより第１の記憶部
２より読み出されたＰＣＭ信号は第２のレジスタ３で一
時保存され、演算部４に入力される。先の第１のレジス
タ１の出力と第２のレジスタ３の出力のＰＣＭ信号は演
算部４に入力され、Ａ−１ａｗ（またはパー１ａ換され
、リニアな数値に直して加算された後、またＰＣＭ信号
に圧縮され、次の第２の記憶部５に入力される。
アドレスを指定する第１のＣＨアドレス端であり、ＣＨ
アドレス端１２で指定するアドレスにより第１の記憶部
２より読み出されたＰＣＭ信号は第２のレジスタ３で一
時保存され、演算部４に入力される。先の第１のレジス
タ１の出力と第２のレジスタ３の出力のＰＣＭ信号は演
算部４に入力され、Ａ−１ａｗ（またはパー１ａ換され
、リニアな数値に直して加算された後、またＰＣＭ信号
に圧縮され、次の第２の記憶部５に入力される。
なお、演算に際してはディジタルな演算なので桁上がり
がない演算機構を持った演算部とする。
がない演算機構を持った演算部とする。
すなわち、演算部４は２つのディジタル信号をディジタ
ル合成する場合、合成した信号がオーバーフローしても
桁上がりしないで上限値或は下限値を保持する機構を付
加したものとする。また、演算部４は、合成する相手の
ＣＨを指定する第１のＣＨアドレス端１２からのアドレ
ス指定がない場合は、第２のレジスタ３の出力のＰＣＭ
信号に代わり０の値を代入できる機構を付加したものと
する。
ル合成する場合、合成した信号がオーバーフローしても
桁上がりしないで上限値或は下限値を保持する機構を付
加したものとする。また、演算部４は、合成する相手の
ＣＨを指定する第１のＣＨアドレス端１２からのアドレ
ス指定がない場合は、第２のレジスタ３の出力のＰＣＭ
信号に代わり０の値を代入できる機構を付加したものと
する。
１３は本回路で交換されて出力するＰＣＭ信号のアドレ
スを指定する第２のＣＨアドレス端であり、これから指
定されるアドレスで第２の記憶部５より読み出されたＰ
ＣＭ信号は第３のレジスタ６でパラレル信号からシリー
ズ信号に変換されて出力端１４より出力される。
スを指定する第２のＣＨアドレス端であり、これから指
定されるアドレスで第２の記憶部５より読み出されたＰ
ＣＭ信号は第３のレジスタ６でパラレル信号からシリー
ズ信号に変換されて出力端１４より出力される。
以上説明したように本発明は、ディジタル領域でのＰＣ
Ｍ信号の合成を可能とすることにより、ディジタル／ア
ナログ信号の変換により信号劣化およびアナログの領域
での合成をするためのアナログハイブリッド回路が不要
となる。
Ｍ信号の合成を可能とすることにより、ディジタル／ア
ナログ信号の変換により信号劣化およびアナログの領域
での合成をするためのアナログハイブリッド回路が不要
となる。
第１図は、本発明の一実施例のブロック図である。
１．３．６・・・レジスタ、２，５・・・記憶部、４・
・・ＰＣＭ信号を合成する演算部、１１・・・シリーズ
のＰＣＭ信号の入力端、１２．１３・・・ＣＨを指定す
るアドレス入力端、１４・・・時分割交換されたシリー
ズのＰＣＭ信号出力端。
・・ＰＣＭ信号を合成する演算部、１１・・・シリーズ
のＰＣＭ信号の入力端、１２．１３・・・ＣＨを指定す
るアドレス入力端、１４・・・時分割交換されたシリー
ズのＰＣＭ信号出力端。
Claims (1)
- チャネル順にしかも繰り返して入力されるシリーズのＰ
ＣＭ信号をパラレルに変換する第１のレジスタと、この
第１のレジスタのＰＣＭ信号を記憶する第１の記憶部と
、外部から指定される第１のチャネルアドレスで前記第
１の記憶部より読み出されたＰＣＭ信号を保持する第２
のレジスタと、前記第１のレジスタと前記第２のレジス
タのＰＣＭ信号をリニアな数値に変換して加算した後に
再びＰＣＭ信号に圧縮して出力する演算部と、この演算
部の出力のＰＣＭ信号を記憶する第２の記憶部と、外部
から指定される第２のチャネルアドレスで前記第２の記
憶部より読み出されたＰＣＭ信号をパラレルからシリー
ズに変換して外部へ出力する第３のレジスタとを含むこ
とを特徴とする時分割交換スイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15551388A JPH025696A (ja) | 1988-06-22 | 1988-06-22 | 時分割交換スイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15551388A JPH025696A (ja) | 1988-06-22 | 1988-06-22 | 時分割交換スイッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH025696A true JPH025696A (ja) | 1990-01-10 |
Family
ID=15607696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15551388A Pending JPH025696A (ja) | 1988-06-22 | 1988-06-22 | 時分割交換スイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH025696A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5577733A (en) * | 1994-04-08 | 1996-11-26 | Downing; Dennis L. | Targeting system |
| US11098833B2 (en) | 2016-10-28 | 2021-08-24 | Piolax, Inc. | Quick connector |
-
1988
- 1988-06-22 JP JP15551388A patent/JPH025696A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5577733A (en) * | 1994-04-08 | 1996-11-26 | Downing; Dennis L. | Targeting system |
| US5988645A (en) * | 1994-04-08 | 1999-11-23 | Downing; Dennis L. | Moving object monitoring system |
| US11098833B2 (en) | 2016-10-28 | 2021-08-24 | Piolax, Inc. | Quick connector |
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