JPH0257721B2 - - Google Patents
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- JPH0257721B2 JPH0257721B2 JP13146684A JP13146684A JPH0257721B2 JP H0257721 B2 JPH0257721 B2 JP H0257721B2 JP 13146684 A JP13146684 A JP 13146684A JP 13146684 A JP13146684 A JP 13146684A JP H0257721 B2 JPH0257721 B2 JP H0257721B2
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- 238000010586 diagram Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/50—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower
- H03F3/505—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower with field-effect devices
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、バツフア増幅器に関し、特にCMIS
トランジスタ（相補型絶縁ゲート電果効果トラン
ジスタ）で形成されたバツフアー増幅器に関す
る。
トランジスタ（相補型絶縁ゲート電果効果トラン
ジスタ）で形成されたバツフアー増幅器に関す
る。
（従来技術）
従来、モノリシツク集積化されたMISトランジ
スタ（以下、FETという。）の相互コンダクタン
スはバイポーラトランジスタに比べて低く、
FETが出力バツフアー回路を構成し、モノリシ
ツク集積化する事は困難であつた。にもかかわら
ず、MIS LSIにアナログ回路を集積化する必要
性は、Ａ／Ｄ、Ｄ／Ａコンバータや通信用回路等
の分野で高まつている。かかる課題に関し、近
年、種々の研究が進められている。
スタ（以下、FETという。）の相互コンダクタン
スはバイポーラトランジスタに比べて低く、
FETが出力バツフアー回路を構成し、モノリシ
ツク集積化する事は困難であつた。にもかかわら
ず、MIS LSIにアナログ回路を集積化する必要
性は、Ａ／Ｄ、Ｄ／Ａコンバータや通信用回路等
の分野で高まつている。かかる課題に関し、近
年、種々の研究が進められている。
第１図は、特にバツフア増幅器において、バイ
ポーラトランジスタで構成された実績ある回路を
CMISトランジスタによつて構成した回路図例で
ある。かかる回路においてFET M12及びM13は、
各々ダイオード接続された飽和領域で動作するＮ
チヤネルFET及びＰチヤネルFETである。出力
のＮチヤネルFET M14及びＰチヤネルFET M15
のゲートは、各々FET M12，M13のゲートソー
ス間電圧によりバイアスされる。
ポーラトランジスタで構成された実績ある回路を
CMISトランジスタによつて構成した回路図例で
ある。かかる回路においてFET M12及びM13は、
各々ダイオード接続された飽和領域で動作するＮ
チヤネルFET及びＰチヤネルFETである。出力
のＮチヤネルFET M14及びＰチヤネルFET M15
のゲートは、各々FET M12，M13のゲートソー
ス間電圧によりバイアスされる。
このFET M12，M13のゲート−ソース間電圧
を小さくするために、FET M14，M15にデイプ
リシヨンFETを用いると、FET M12，M13は、
そのドレインーソース間電圧が低下して常時三極
管領域で動作するようになり、正常なバイアス回
路として動作しない。このため、FET M12，
M13にエンハンスメントFETを使用する必要があ
る。
を小さくするために、FET M14，M15にデイプ
リシヨンFETを用いると、FET M12，M13は、
そのドレインーソース間電圧が低下して常時三極
管領域で動作するようになり、正常なバイアス回
路として動作しない。このため、FET M12，
M13にエンハンスメントFETを使用する必要があ
る。
従つて、入力端子１１に入力される入力電圧
Vinの正負両側への振幅に対し、各々FET M14，
M15のゲートーソース間電圧は大きな値となり出
力電圧の振幅範囲は大きく制限を受ける事にな
る。
Vinの正負両側への振幅に対し、各々FET M14，
M15のゲートーソース間電圧は大きな値となり出
力電圧の振幅範囲は大きく制限を受ける事にな
る。
以上述べた如き理由によりかかる回路構成を持
つたバツフア増幅器が実際に使用された実績はほ
とんど無に等しい。なお第１図において、１２は
出力電圧VOUTを出力する出力端子、１３は電源
VDD端子、１４は電源VSS端子である。
つたバツフア増幅器が実際に使用された実績はほ
とんど無に等しい。なお第１図において、１２は
出力電圧VOUTを出力する出力端子、１３は電源
VDD端子、１４は電源VSS端子である。
CMISトランジスタで構成されたバツフア増幅
器において、出力電圧の振幅範囲を広げる事を目
的とした回路は、例えば下記の文献に開示されて
いる。ダブリウー．シー．ブラツク，デー．ジ
エ．アルストオツト（W.C.Black，D.J.Al‐
lstot）及びアール．エー．リード（R.A.Reed）
著、“ア ハイ パーフオマンス ロー パワー
シーエムオーエス チヤンネル フイルター”
（Ａ High Performance Low Power CMOS
Channel Filfer）、IEEE J.Solid‐State
Circuits、1980年、Vol.SC−15、No.6、第929〜
938頁。
器において、出力電圧の振幅範囲を広げる事を目
的とした回路は、例えば下記の文献に開示されて
いる。ダブリウー．シー．ブラツク，デー．ジ
エ．アルストオツト（W.C.Black，D.J.Al‐
lstot）及びアール．エー．リード（R.A.Reed）
著、“ア ハイ パーフオマンス ロー パワー
シーエムオーエス チヤンネル フイルター”
（Ａ High Performance Low Power CMOS
Channel Filfer）、IEEE J.Solid‐State
Circuits、1980年、Vol.SC−15、No.6、第929〜
938頁。
この文献は、CMISトランジスタで構成された
バツフア増幅器の出力FETにデイプリシヨン
FETを使用し得る回路手段を提供している。
バツフア増幅器の出力FETにデイプリシヨン
FETを使用し得る回路手段を提供している。
この回路を、第２図を参照して説明する。
FET M25は、Ｐ−ウエルがソース電圧につられ
たＮチヤネルのエンハンスメント又はデイプリシ
ヨンFET、FET M26は、Ｐチヤネルのデイプリ
シヨンFETで、共通ソース点を出力とするソー
スフオロワの出力段を構成する。同様にFET
M22は、Ｐ−ウエルがソース電圧につられたＮチ
ヤネルのエンハンスメント又はデイプリシヨン
FET、FET M23はＰチヤネルのデイプリシヨン
FETで各FETを流れる電流は、ＰチヤネルFET
M21、ＰチヤネルFET M24、及び定電流源I21に
よつて構成される電流ミラー回路により一定に保
たれる。ここで、FET M23のゲートとFET M24
のドレインを共通接続点とする事により負帰還ル
ーブを構成し、その共通接続点はFET M22及び
FET M23を流れる電流が一定となる点にバイア
スされる。なお、出力電圧及びアイドリング電流
は、FET M25，M26のゲートーソース間電圧が
各々FET M22，M23のゲートーソース間電圧に
よりバイアスされる事によつて決定される。
FET M25は、Ｐ−ウエルがソース電圧につられ
たＮチヤネルのエンハンスメント又はデイプリシ
ヨンFET、FET M26は、Ｐチヤネルのデイプリ
シヨンFETで、共通ソース点を出力とするソー
スフオロワの出力段を構成する。同様にFET
M22は、Ｐ−ウエルがソース電圧につられたＮチ
ヤネルのエンハンスメント又はデイプリシヨン
FET、FET M23はＰチヤネルのデイプリシヨン
FETで各FETを流れる電流は、ＰチヤネルFET
M21、ＰチヤネルFET M24、及び定電流源I21に
よつて構成される電流ミラー回路により一定に保
たれる。ここで、FET M23のゲートとFET M24
のドレインを共通接続点とする事により負帰還ル
ーブを構成し、その共通接続点はFET M22及び
FET M23を流れる電流が一定となる点にバイア
スされる。なお、出力電圧及びアイドリング電流
は、FET M25，M26のゲートーソース間電圧が
各々FET M22，M23のゲートーソース間電圧に
よりバイアスされる事によつて決定される。
上記の如く構成された回路において、出力電圧
VOUTの負側振幅範囲は以下に示す如き制限を受
ける。第１に出力段FET M26にＰチヤネルFET
を用いているため、その相互コンダクタンスはＮ
チヤネルFETに比べて小さく、出力シンク時に
おいて、大きなゲートーソース間電圧が必要とな
る事が原因となる。第２に出力段FET M26のボ
デイー効果（しきい値電圧が基板とソース間の電
圧増加に伴い大きくなる現象）が原因となる。
VOUTの負側振幅範囲は以下に示す如き制限を受
ける。第１に出力段FET M26にＰチヤネルFET
を用いているため、その相互コンダクタンスはＮ
チヤネルFETに比べて小さく、出力シンク時に
おいて、大きなゲートーソース間電圧が必要とな
る事が原因となる。第２に出力段FET M26のボ
デイー効果（しきい値電圧が基板とソース間の電
圧増加に伴い大きくなる現象）が原因となる。
次に、出力電圧VOUTの正側振幅に対し、以下
に示す如き欠点が生じる。FET M21，M22の共
通ドレイン接続点は、一定電流を流すために一定
電位に固定されているため、入力電圧Vinの増加
と共に、FET M22のドレインーソース間電圧は
減少し、ピンチオフ電圧以下となると三極管領域
に入る。この状態においても上記の帰還ルーブに
より、FET M22，M23は、一定電流が流れる様
にバイアスされている。その結果、三極管領域で
動作するFET M22のゲートーソース間電圧は増
加する。この状態でFET M25のゲートーソース
間電圧もバイアスされるため、アイドリング時以
上の電流が流れて消費電力は大きくなる。
に示す如き欠点が生じる。FET M21，M22の共
通ドレイン接続点は、一定電流を流すために一定
電位に固定されているため、入力電圧Vinの増加
と共に、FET M22のドレインーソース間電圧は
減少し、ピンチオフ電圧以下となると三極管領域
に入る。この状態においても上記の帰還ルーブに
より、FET M22，M23は、一定電流が流れる様
にバイアスされている。その結果、三極管領域で
動作するFET M22のゲートーソース間電圧は増
加する。この状態でFET M25のゲートーソース
間電圧もバイアスされるため、アイドリング時以
上の電流が流れて消費電力は大きくなる。
一方、出力ドライブ能力の向上のためFET
M22，M23にデイプリシヨンFETを用いた場合、
エンハンスメントFETを用いた場合に比べて
FET M24のドレインソース間電圧は小さくなり
FET M24が飽和領域で動作するのに必要な入力
電圧Vinの変動範囲は狭くなる。入力電圧Vinが
ある程度正側振幅して、FET M24のドレインー
ソース間電圧がピンチオフ電圧以下になると、
FET M24は三極管領域に入る。この状態におい
ても、FET M24に流れる電流は一定に保たれる
ため、FET M24のゲートーソース間電圧は増加
し、FET M22，M23を流れる電流は増加する。
従つて、FET M25を流れる電流も増加し、消費
電力は大きくなる。
M22，M23にデイプリシヨンFETを用いた場合、
エンハンスメントFETを用いた場合に比べて
FET M24のドレインソース間電圧は小さくなり
FET M24が飽和領域で動作するのに必要な入力
電圧Vinの変動範囲は狭くなる。入力電圧Vinが
ある程度正側振幅して、FET M24のドレインー
ソース間電圧がピンチオフ電圧以下になると、
FET M24は三極管領域に入る。この状態におい
ても、FET M24に流れる電流は一定に保たれる
ため、FET M24のゲートーソース間電圧は増加
し、FET M22，M23を流れる電流は増加する。
従つて、FET M25を流れる電流も増加し、消費
電力は大きくなる。
以上述べた如く、FET M22，M25に、エンハ
ンスメントFETあるいはデイプリシヨンFETの
いずれを用いた場合においても、一定消費電力を
維持した状態における出力電圧VOUTの振幅範囲
に上記制限が加わる事になる。
ンスメントFETあるいはデイプリシヨンFETの
いずれを用いた場合においても、一定消費電力を
維持した状態における出力電圧VOUTの振幅範囲
に上記制限が加わる事になる。
（発明の目的）
本発明の目的は、上記の欠点を除去することに
より、より低出力インピーダンスを有するCMIS
トランジスタで形成されたバツフア増幅器におい
て、出力に抵抗負荷が接続された場合に、より高
い出力ドライブ・シンク能力を持つた広範囲の出
力電圧振幅が得られるバツフア増幅器を提供する
事である。
より、より低出力インピーダンスを有するCMIS
トランジスタで形成されたバツフア増幅器におい
て、出力に抵抗負荷が接続された場合に、より高
い出力ドライブ・シンク能力を持つた広範囲の出
力電圧振幅が得られるバツフア増幅器を提供する
事である。
（発明の構成）
本発明のバツフア増幅器は、CMISトランジス
タで形成されたバツフア増幅器において、一端が
第１の電源端子にゲートが前記バツフア増幅器の
入力端子にそれぞれ接続された一導電型の第１及
び第２のMISトランジスタと、該第１のMISトラ
ンジスタの他端と第２の電源端子間に接続された
定電流源と、前記第１のMISトランジスタの他端
に反転入力端子が前記第２のMISトランジスタの
他端に正転入力端子がそれぞれ接続された差動増
幅器と、ゲートが前記差動増幅器の出力に一端が
前記第２のMISトランジスタの他端及び前記バツ
フア増幅回路の出力端子に他端が前記第２の電源
端子にそれぞれ接続された一導電型の第３のMIS
トランジスタとを含むことから構成される。
タで形成されたバツフア増幅器において、一端が
第１の電源端子にゲートが前記バツフア増幅器の
入力端子にそれぞれ接続された一導電型の第１及
び第２のMISトランジスタと、該第１のMISトラ
ンジスタの他端と第２の電源端子間に接続された
定電流源と、前記第１のMISトランジスタの他端
に反転入力端子が前記第２のMISトランジスタの
他端に正転入力端子がそれぞれ接続された差動増
幅器と、ゲートが前記差動増幅器の出力に一端が
前記第２のMISトランジスタの他端及び前記バツ
フア増幅回路の出力端子に他端が前記第２の電源
端子にそれぞれ接続された一導電型の第３のMIS
トランジスタとを含むことから構成される。
（作用）
次に、本発明の基本的な構成とその作用につい
て説明する。
て説明する。
第３図Ａ，Ｂは本発明のバツフア増幅器の基本
的な構成を示す基本回路図である。
的な構成を示す基本回路図である。
第３図Ａにおいて、本発明のバツフア増幅器の
第１の基本回路は、ドレインが第１の電源VDD端
子１３にゲートが前記バツフア増幅器の入力端子
１１にそれぞれ接続されたＮチヤネルの第１及び
第２のFET M31及びM32と、このFET M31のソ
ースと第２の電源VSS端子１４間に接続された定
電流源I31と、FET M31のソースに反転入力端子
がFET M32のソースに正転入力端子がそれぞれ
接続された差動増幅器１５と、ゲートが差動増幅
器１５の出力にドレインがFET M32のソース及
びバツフア増幅器回路の出力端子１２にソースが
電源端子１４にそれぞれ接続されたＮチヤネルの
第３のFET M33とから成つている。
第１の基本回路は、ドレインが第１の電源VDD端
子１３にゲートが前記バツフア増幅器の入力端子
１１にそれぞれ接続されたＮチヤネルの第１及び
第２のFET M31及びM32と、このFET M31のソ
ースと第２の電源VSS端子１４間に接続された定
電流源I31と、FET M31のソースに反転入力端子
がFET M32のソースに正転入力端子がそれぞれ
接続された差動増幅器１５と、ゲートが差動増幅
器１５の出力にドレインがFET M32のソース及
びバツフア増幅器回路の出力端子１２にソースが
電源端子１４にそれぞれ接続されたＮチヤネルの
第３のFET M33とから成つている。
第３図Ｂに示す、本発明のバツフア増幅器の第
２の基本回路は、第３図ＡにおけるFET M31，
M32をデイプリシヨンFET M31a，M32aに替えた
事から成つている。
２の基本回路は、第３図ＡにおけるFET M31，
M32をデイプリシヨンFET M31a，M32aに替えた
事から成つている。
以下、第３図Ａ，Ｂの回路の動作を同時に説明
する。出力ドライブ時においては、入力電圧Vin
の正側振幅と共に出力電圧VOUTは追従振幅し、
出力端子１２を介して負荷へ流れるFET M32，
M32aのドライブ電流は増加する。入力電圧Vinの
正側振幅に対し、FET M32，M32aの駆動能力の
制約により出力電圧VOUTが追従振幅できない場
合は、差動増幅器１５を介した帰還ループにより
FET M33のゲートーソース間電圧の減少が促さ
れ、FET M33を流れる電流は減少又はオフして
FET M32，M32aの駆動電流能力は増加する。
する。出力ドライブ時においては、入力電圧Vin
の正側振幅と共に出力電圧VOUTは追従振幅し、
出力端子１２を介して負荷へ流れるFET M32，
M32aのドライブ電流は増加する。入力電圧Vinの
正側振幅に対し、FET M32，M32aの駆動能力の
制約により出力電圧VOUTが追従振幅できない場
合は、差動増幅器１５を介した帰還ループにより
FET M33のゲートーソース間電圧の減少が促さ
れ、FET M33を流れる電流は減少又はオフして
FET M32，M32aの駆動電流能力は増加する。
又、出力シンク時においては、入力電圧Vinの
負側振幅と共に出力電圧VOUTは追従振幅し、
FET M33は負荷から流れ込む電流をシンクする。
入力電圧Vinの負側振幅に対し、FET M33のシ
ンク能力に制約があると、出力電圧VOUTは追従
しきれなくなる。このとき差動増幅器１５を介し
た帰還ループによりFET M33のゲートーソース
間電圧の増加が促され、FET M33のシンク能力
が増加し、出力電圧VOUTは所望のレベルまで振
幅する。
負側振幅と共に出力電圧VOUTは追従振幅し、
FET M33は負荷から流れ込む電流をシンクする。
入力電圧Vinの負側振幅に対し、FET M33のシ
ンク能力に制約があると、出力電圧VOUTは追従
しきれなくなる。このとき差動増幅器１５を介し
た帰還ループによりFET M33のゲートーソース
間電圧の増加が促され、FET M33のシンク能力
が増加し、出力電圧VOUTは所望のレベルまで振
幅する。
かかるCMISバツフア増幅器回路の入力電圧変
動に対する出力電圧の変動範囲について考察する
に、まず、第２図に示した従来の回路と同様、エ
ンハンスメントFET M31，M32を用いた第３図
Ａに示した回路において、FET M31のゲート入
力電圧Vinが正側に振幅した場合を考える。入力
FET M31のドレインは直接電源VDD端子１３に
接続されているため、従来の回路に比べて入力電
圧範囲を大きく取る事が可能である事は上記のと
おりである。例えば、電源電圧を±5.0Vとした
とき、第２図に示す従来の回路では、FET M21
のしきい値電圧は1.0V、ゲートーソース間電圧
は1.5V程度で、飽和領域で動作しているFET
M22のドレインーソース間電圧は0.5V程度である
ので、FET M22のソース電位の上限は3.0V程度
となる。
動に対する出力電圧の変動範囲について考察する
に、まず、第２図に示した従来の回路と同様、エ
ンハンスメントFET M31，M32を用いた第３図
Ａに示した回路において、FET M31のゲート入
力電圧Vinが正側に振幅した場合を考える。入力
FET M31のドレインは直接電源VDD端子１３に
接続されているため、従来の回路に比べて入力電
圧範囲を大きく取る事が可能である事は上記のと
おりである。例えば、電源電圧を±5.0Vとした
とき、第２図に示す従来の回路では、FET M21
のしきい値電圧は1.0V、ゲートーソース間電圧
は1.5V程度で、飽和領域で動作しているFET
M22のドレインーソース間電圧は0.5V程度である
ので、FET M22のソース電位の上限は3.0V程度
となる。
一方、第３図Ａに示す本発明回路では、入力電
圧Vinが正側に振幅してFET M31のソース電位
が3.0Vとなつたときにおいても、FET M31のド
レインーソース間電圧は2.0Vと飽和領域での動
作に対し非常に余裕がある。
圧Vinが正側に振幅してFET M31のソース電位
が3.0Vとなつたときにおいても、FET M31のド
レインーソース間電圧は2.0Vと飽和領域での動
作に対し非常に余裕がある。
次に第３図Ａに示す回路において、FET M31
のゲート入力電圧Vinが負側に振幅した場合、
FET M31のソース電位は低下するが、その下限
は、定電流源I31を構成するFETが飽和領域で動
作するために、必要なドレインーソース間電圧を
確保できる電圧範囲によつて決定される。このド
レインーソース間電圧の下限を0.5V程度とする
と、FET M31のソース電位の下限は、−4.5V程
度となる。このときのFET M33の出力シンク能
力が十分であれば、出力電圧VOUTの下限は同程
度期待できる。
のゲート入力電圧Vinが負側に振幅した場合、
FET M31のソース電位は低下するが、その下限
は、定電流源I31を構成するFETが飽和領域で動
作するために、必要なドレインーソース間電圧を
確保できる電圧範囲によつて決定される。このド
レインーソース間電圧の下限を0.5V程度とする
と、FET M31のソース電位の下限は、−4.5V程
度となる。このときのFET M33の出力シンク能
力が十分であれば、出力電圧VOUTの下限は同程
度期待できる。
一方、第２図に示す従来の回路では、定電流源
I21を構成するFETのドレインーソース間電圧と
して0.5V、ＰチヤネルデイプリシヨンFET M26
のボデイー効果を考慮したときのしきい値電圧を
−0.5Vとして、FET M26のゲートーソース間電
圧は、電流シンクを考慮して−1.5V程度となる。
従つて、出力電圧VOUTの下限は、−3.0V程度とな
り、本発明回路に比べ、その能力は非常に低い。
I21を構成するFETのドレインーソース間電圧と
して0.5V、ＰチヤネルデイプリシヨンFET M26
のボデイー効果を考慮したときのしきい値電圧を
−0.5Vとして、FET M26のゲートーソース間電
圧は、電流シンクを考慮して−1.5V程度となる。
従つて、出力電圧VOUTの下限は、−3.0V程度とな
り、本発明回路に比べ、その能力は非常に低い。
第３図Ａに示す本発明回路で、入力電圧Vinの
正側振幅時において、FET M31のドレインーソ
ース間電圧は、飽和領域での動作に対し非常に余
裕がある事は上述したが、この利点によつて、第
２図に示す従来回路のFET M22，M25として、
第３図Ｂに示すようにデイプリシヨンFET
M31a，M32aを用いる事が可能になる、デイプリ
シヨンFET M31a，M32aを用いる事によつて、正
側振幅に対し更にその出力範囲を大きくする事が
できる。
正側振幅時において、FET M31のドレインーソ
ース間電圧は、飽和領域での動作に対し非常に余
裕がある事は上述したが、この利点によつて、第
２図に示す従来回路のFET M22，M25として、
第３図Ｂに示すようにデイプリシヨンFET
M31a，M32aを用いる事が可能になる、デイプリ
シヨンFET M31a，M32aを用いる事によつて、正
側振幅に対し更にその出力範囲を大きくする事が
できる。
（実施例）
以下、本発明の実施例について図面を参照して
説明する。
説明する。
第４図は本発明の一実施例を示す回路図であ
る。
る。
ＮチヤネルFET M41，M51，M52は、各々第３
図Ｂの回路におけるFET M31a，M32a，M33に対
応する。第３図Ｂの回路における定電流源I31は、
第４図に示されたＮチヤネルFET M42，M53、
及び定電流源I41により構成される。
図Ｂの回路におけるFET M31a，M32a，M33に対
応する。第３図Ｂの回路における定電流源I31は、
第４図に示されたＮチヤネルFET M42，M53、
及び定電流源I41により構成される。
第３図Ｂの回路における差動増幅器１５は、第
４図に示されたＮチヤネルFET M43，M44，
M45，M48，M49，M50PチヤネルFET M46，M47
及びコンデンサC41により構成される。ここで、
FET M49は零補償用FETであり、コンデンサ
C41は位相補償用コンデンサである。かかる差動
増幅器において、入力FET M43，M44にデイプ
リシヨンFETを用いる事により、この差動増幅
器の入力電圧範囲を広くする事ができ、差動増幅
器によつて出力電圧範囲が制限を受ける事はな
い。更にかかる差動増幅器はCMISトランジスタ
で構成されているため、利得を大きくする事が可
能で出力ドライブ・シンク能力をより高める事が
できる。
４図に示されたＮチヤネルFET M43，M44，
M45，M48，M49，M50PチヤネルFET M46，M47
及びコンデンサC41により構成される。ここで、
FET M49は零補償用FETであり、コンデンサ
C41は位相補償用コンデンサである。かかる差動
増幅器において、入力FET M43，M44にデイプ
リシヨンFETを用いる事により、この差動増幅
器の入力電圧範囲を広くする事ができ、差動増幅
器によつて出力電圧範囲が制限を受ける事はな
い。更にかかる差動増幅器はCMISトランジスタ
で構成されているため、利得を大きくする事が可
能で出力ドライブ・シンク能力をより高める事が
できる。
以上、述べた如く、本実施例は低出力インピー
ダンスを有し、従来の回路に比べ、より広範囲の
出力電圧振幅が得られ、高い出力ドライブ・シン
ク能力を持つという効果がある。
ダンスを有し、従来の回路に比べ、より広範囲の
出力電圧振幅が得られ、高い出力ドライブ・シン
ク能力を持つという効果がある。
更に、第３図Ａ，Ｂに示す本発明回路の出力電
圧は、電流ドライブ・シンクするのに必要な
FET M31，M33のドレインーソース間電圧を与
え得る範囲まで振幅可能であり、バツフア増幅器
として理論的可能な最大振幅を有するものであ
る。
圧は、電流ドライブ・シンクするのに必要な
FET M31，M33のドレインーソース間電圧を与
え得る範囲まで振幅可能であり、バツフア増幅器
として理論的可能な最大振幅を有するものであ
る。
なお、第４図に示した回路は本発明の一実施例
にすぎず、本発明の要旨を含む種々の回路構成は
可能である事は言うまでもない。
にすぎず、本発明の要旨を含む種々の回路構成は
可能である事は言うまでもない。
（発明の効果）
以上、詳細に説明したとおり、本発明によれ
ば、上記の構成により、低出力インピーダンスを
有し、従来の回路に比べ、より広範囲の出力電圧
振幅が得られ高いドライブ・シンク能力を有する
ところのCMISトランジスタにより形成されたバ
ツフア増幅器が得られる。
ば、上記の構成により、低出力インピーダンスを
有し、従来の回路に比べ、より広範囲の出力電圧
振幅が得られ高いドライブ・シンク能力を有する
ところのCMISトランジスタにより形成されたバ
ツフア増幅器が得られる。
第１図、第２図は従来例のバツフア増幅器を示
す回路図、第３図Ａ，Ｂは本発明のバツフア増幅
回路の基本回路図、第４図は本発明の一実施例を
示す回路図である。 １１……入力端子、１２……出力端子、１３，
１４……電源端子、１５……差動増幅器、I31，
I41……定電流源、C41……コンデンサ、M31〜
M33，M42，M45，M48，M50，M52，M53……エ
ンハンスメントＮチヤネルMISトランジスタ、
M31a，M32a，M41，M43，M44，M49，M51……
デイプリシヨンＮチヤネルMISトランジスタ、
M46，M47……エンハンスメントＰチヤネルMIS
トランジスタ、Vin……入力電圧、VOUT……出力
電圧、VDD，VSS……電源。
す回路図、第３図Ａ，Ｂは本発明のバツフア増幅
回路の基本回路図、第４図は本発明の一実施例を
示す回路図である。 １１……入力端子、１２……出力端子、１３，
１４……電源端子、１５……差動増幅器、I31，
I41……定電流源、C41……コンデンサ、M31〜
M33，M42，M45，M48，M50，M52，M53……エ
ンハンスメントＮチヤネルMISトランジスタ、
M31a，M32a，M41，M43，M44，M49，M51……
デイプリシヨンＮチヤネルMISトランジスタ、
M46，M47……エンハンスメントＰチヤネルMIS
トランジスタ、Vin……入力電圧、VOUT……出力
電圧、VDD，VSS……電源。
Claims (1)
- １ CMISトランジスタで形成されたバツフア増
幅器において、一端が第１の電源端子にゲートが
前記バツフア増幅器の入力端子にそれぞれ接続さ
れた一導電型の第１及び第２のMISトランジスタ
と、該第１のMISトランジスタの他端と第２の電
源端子間に接続された定電流源と、前記第１の
MISトランジスタの他端に反転入力端子が前記第
２のMISトランジスタの他端に正転入力端子がそ
れぞれ接続された差動増幅器と、ゲートが前記差
動増幅器の出力に一端が前記第２のMISトランジ
スタの他端及び前記バツフア増幅回路の出力端子
に他端が前記第２の電源端子にそれぞれ接続され
た一導電型の第３のMISトランジスタとを含むこ
とを特徴とするバツフア増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13146684A JPS6110305A (ja) | 1984-06-26 | 1984-06-26 | バツフア増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13146684A JPS6110305A (ja) | 1984-06-26 | 1984-06-26 | バツフア増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6110305A JPS6110305A (ja) | 1986-01-17 |
| JPH0257721B2 true JPH0257721B2 (ja) | 1990-12-05 |
Family
ID=15058616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13146684A Granted JPS6110305A (ja) | 1984-06-26 | 1984-06-26 | バツフア増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6110305A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5377273A (en) * | 1992-03-26 | 1994-12-27 | Hewlett-Packard Company | Batteryless power supply for transducers |
| US6727729B2 (en) | 2000-09-11 | 2004-04-27 | Broadcom Corporation | Linear buffer |
| US8493136B2 (en) * | 2011-04-08 | 2013-07-23 | Icera Inc. | Driver circuit and a mixer circuit receiving a signal from the driver circuit |
| JP2019096970A (ja) * | 2017-11-20 | 2019-06-20 | ローム株式会社 | オペアンプ、半導体装置 |
-
1984
- 1984-06-26 JP JP13146684A patent/JPS6110305A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6110305A (ja) | 1986-01-17 |
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