JPH0257725B2 - - Google Patents
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- Publication number
- JPH0257725B2 JPH0257725B2 JP16691784A JP16691784A JPH0257725B2 JP H0257725 B2 JPH0257725 B2 JP H0257725B2 JP 16691784 A JP16691784 A JP 16691784A JP 16691784 A JP16691784 A JP 16691784A JP H0257725 B2 JPH0257725 B2 JP H0257725B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating substrate
- delay line
- bobbin
- terminals
- external lead
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
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- 239000004020 conductor Substances 0.000 claims description 11
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- 239000000853 adhesive Substances 0.000 claims 1
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Landscapes
- Filters And Equalizers (AREA)
- Coils Or Transformers For Communication (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明は遅延線特に集中定数型遅延線に関する
ものである。
ものである。
(ロ) 従来技術
第３図に集中定数遅延線の回路図を示す。図中
L1〜L10はインダクタンス、C1〜C10はキヤパシタ
ンス、Ｒは特性インダピーダンスとマツチングし
た抵抗を示す。集中定数型遅延線は多数の容量素
子とインダクタンス素子を接続構成する関係上、
遅延線を小型化することは技術的に困難であり、
又そのための製造コストの点でも問題が存在し
た。
L1〜L10はインダクタンス、C1〜C10はキヤパシタ
ンス、Ｒは特性インダピーダンスとマツチングし
た抵抗を示す。集中定数型遅延線は多数の容量素
子とインダクタンス素子を接続構成する関係上、
遅延線を小型化することは技術的に困難であり、
又そのための製造コストの点でも問題が存在し
た。
そこで工程簡略化の一例として特開昭57−
166716号にその工程を記載しているが、積層コン
デンサを形成するための六工程の印刷、焼成等の
工程を必要とし、特に基板端面に電極を形成する
ことは技術的にも信頼性の面から見ても、多くの
問題があつた。又特開昭57−166716号において
は、インダクタンス素子として、多数のチツプイ
ンダクタンスを接続せねばならず、使用する部品
費も高くなる上に、工程数においても著しい短縮
は実現できない。
166716号にその工程を記載しているが、積層コン
デンサを形成するための六工程の印刷、焼成等の
工程を必要とし、特に基板端面に電極を形成する
ことは技術的にも信頼性の面から見ても、多くの
問題があつた。又特開昭57−166716号において
は、インダクタンス素子として、多数のチツプイ
ンダクタンスを接続せねばならず、使用する部品
費も高くなる上に、工程数においても著しい短縮
は実現できない。
(ハ) 発明の解決しようとする問題点、その手段
本発明は前記従来技術の欠点にかんがみこれを
除去することを目的とするものである。
除去することを目的とするものである。
本発明においては、一応積層コンデンサを採用
してはいるが、積層コンデンサ基板の形状、その
配列に工夫をこらして、更に多連ボビンを用いる
ことにより、部品点数と工程の削減を計り製造コ
ストの低い高精能の遅延線を製造することができ
る。
してはいるが、積層コンデンサ基板の形状、その
配列に工夫をこらして、更に多連ボビンを用いる
ことにより、部品点数と工程の削減を計り製造コ
ストの低い高精能の遅延線を製造することができ
る。
(ニ) 実施例
以下添付図面を参照して本発明の一実施例を説
明する。第４図は積層コンデンサを形成する絶縁
基板の上面図である。セラミツクよりなる絶縁基
板１には導電性ペースト１′を印刷焼成すること
によりグランド電極４を形成する。又前記基板の
ほぼ中央に一列に穿設した複数の貫通孔３は後述
する多連ボビンインダクタを接続するため、又絶
縁基板１の端部に設けた複数の溝２は後述する端
子１０を取付けるためのものである。次に前記第
４図上面全体にグランド電極４の一部を残して誘
電体層５を形成したのが第５図である。更に第５
図の上面に導電体層６を形成して、第６図に図示
のように複数のコンデンサC1，C2，C3，C4，C5，
C6，C7，C8，C9，C10を形成せしめる。符号７は
抵抗体層で、前述導電体層６によるコンデンサ形
成後に形成される。然してこの抵抗体層の抵抗値
は遅延線の特性インピーダンスと等しくなるよう
構成される。
明する。第４図は積層コンデンサを形成する絶縁
基板の上面図である。セラミツクよりなる絶縁基
板１には導電性ペースト１′を印刷焼成すること
によりグランド電極４を形成する。又前記基板の
ほぼ中央に一列に穿設した複数の貫通孔３は後述
する多連ボビンインダクタを接続するため、又絶
縁基板１の端部に設けた複数の溝２は後述する端
子１０を取付けるためのものである。次に前記第
４図上面全体にグランド電極４の一部を残して誘
電体層５を形成したのが第５図である。更に第５
図の上面に導電体層６を形成して、第６図に図示
のように複数のコンデンサC1，C2，C3，C4，C5，
C6，C7，C8，C9，C10を形成せしめる。符号７は
抵抗体層で、前述導電体層６によるコンデンサ形
成後に形成される。然してこの抵抗体層の抵抗値
は遅延線の特性インピーダンスと等しくなるよう
構成される。
第７図は絶縁基板１の下面図、第８図は第７図
のＸ−X′の線に沿つた断面図である。前記下面
は凹部８を形成し、この凹部は後述する多連ボビ
ンインダクタを収納する。次に多連ボビンインダ
クタの構成を説明する。第９図において、合成樹
脂等で形成されボビン９の内部に独立した複数の
端子１０がインサートされている。端子１０をＹ
−Y′の線で切断して後、第１０図で図示のよう
に、各端子１０に複数回、からげながら、ボビン
９に必要な導体線材１２を巻回し、各端子間を一
区間とする様形成し、連続的に巻回、からげ作業
を継続すれば、１本の線材１２を用いて、１回の
巻線工程で、ボビン９と端子１０とに巻回作業を
実施することができる。端子１０に導体線材１２
をからげた部分１３は半田デイツプ槽に浸せば１
回の作業で多連ボビンインダクタが形成される。
尚ボビン１０の端部の段部１１は、ボビンを導体
線機に取付け易いようにするためのもので、本発
明には直接関係ない。更にボビン９に用いる合成
樹脂成型時に、磁性粉末材料を適宜に混入すれ
ば、インダクタンスの大きいボビンインダクタが
得られることは勿論である。
のＸ−X′の線に沿つた断面図である。前記下面
は凹部８を形成し、この凹部は後述する多連ボビ
ンインダクタを収納する。次に多連ボビンインダ
クタの構成を説明する。第９図において、合成樹
脂等で形成されボビン９の内部に独立した複数の
端子１０がインサートされている。端子１０をＹ
−Y′の線で切断して後、第１０図で図示のよう
に、各端子１０に複数回、からげながら、ボビン
９に必要な導体線材１２を巻回し、各端子間を一
区間とする様形成し、連続的に巻回、からげ作業
を継続すれば、１本の線材１２を用いて、１回の
巻線工程で、ボビン９と端子１０とに巻回作業を
実施することができる。端子１０に導体線材１２
をからげた部分１３は半田デイツプ槽に浸せば１
回の作業で多連ボビンインダクタが形成される。
尚ボビン１０の端部の段部１１は、ボビンを導体
線機に取付け易いようにするためのもので、本発
明には直接関係ない。更にボビン９に用いる合成
樹脂成型時に、磁性粉末材料を適宜に混入すれ
ば、インダクタンスの大きいボビンインダクタが
得られることは勿論である。
第１１図は、遅延線の外部リード端子の構成を
示す。符号１４は外部リード端子、１５はリード
フレームである。切り起し部１７は前記ベース１
の端部に設けた溝２にすきまばめされ、折曲部１
６は前記ベース１に形成された導電体層６、グラ
ンド電極４に接触するよう形成される。
示す。符号１４は外部リード端子、１５はリード
フレームである。切り起し部１７は前記ベース１
の端部に設けた溝２にすきまばめされ、折曲部１
６は前記ベース１に形成された導電体層６、グラ
ンド電極４に接触するよう形成される。
以上の様に構成された遅延線の部材を組立てる
ことにより、遅延線が製造される工程を説明す
る。
ことにより、遅延線が製造される工程を説明す
る。
第１２図において、半田ペイスト１８を絶縁基
板の溝２の附近に、半田ペイスト１９を絶縁基板
１に設けた複数の貫通孔３の周辺にそれぞれ塗布
される。次に前記多連ボビンインダクタを、絶縁
基板１の下面に設けた凹部８に位置せしめ、各端
子１０が前記貫通孔３に挿入されるように装着す
る。外部リード端子１４の折曲部１６が半田ペイ
スト１８に接するように、切起し部１７を基板の
溝２に嵌挿する。第１図は上述の如く、組立てた
遅延線の横断面図である。この様に組立てられた
まゝ半田リフロー炉を通せば、半田ペイストは完
全に半田付けされて、第３図に示す遅延回路が完
成する。第１図の破線で示す遅延線ケース２０
は、前述の組立が完了した遅延回路をトランスフ
アー成型等で成形すれば、IC製造工程と同様簡
単に製作できる。その後外部リード端子１４のリ
ードフレーム１５を切断し、外部リード端子１４
のコ字状部を下方に折曲すれば、第２図に示す
DIP型遅延線は完成する。
板の溝２の附近に、半田ペイスト１９を絶縁基板
１に設けた複数の貫通孔３の周辺にそれぞれ塗布
される。次に前記多連ボビンインダクタを、絶縁
基板１の下面に設けた凹部８に位置せしめ、各端
子１０が前記貫通孔３に挿入されるように装着す
る。外部リード端子１４の折曲部１６が半田ペイ
スト１８に接するように、切起し部１７を基板の
溝２に嵌挿する。第１図は上述の如く、組立てた
遅延線の横断面図である。この様に組立てられた
まゝ半田リフロー炉を通せば、半田ペイストは完
全に半田付けされて、第３図に示す遅延回路が完
成する。第１図の破線で示す遅延線ケース２０
は、前述の組立が完了した遅延回路をトランスフ
アー成型等で成形すれば、IC製造工程と同様簡
単に製作できる。その後外部リード端子１４のリ
ードフレーム１５を切断し、外部リード端子１４
のコ字状部を下方に折曲すれば、第２図に示す
DIP型遅延線は完成する。
(ホ) 効果
本発明によれば、構成部品が少なく、特別の煩
雑な作業もなく、短かい工程により、コストの低
い小型の遅延線が製造できる。
雑な作業もなく、短かい工程により、コストの低
い小型の遅延線が製造できる。
第１図は本発明に係る遅延線の断面図。第２図
はケース内に収納されたDIP遅延線の斜視図。第
３図は集中定数型遅延線の回路図。第４図は積層
コンデンサを形成する絶縁基板の上面図。第５図
は第４図の上面に導電性ペイストを形成した平面
図。第６図は第５図の上に導電体層を設けて複数
のコンデンサを形成した上面図。第７図は絶縁基
板の下面図。第８図は第７図のＸ−X′の線に沿
つた断面図。第９図はボビンの平面図。第１０図
は導体線材を巻回した端子とボビンの平面図。第
１１図Ａは外部リード線、フレームの平面図。同
Ｂは同Ａの側面図。第１２図は半田ペイストを塗
布した第６図の上面図。 １……絶縁基板、２……溝、３……貫通孔、５
……誘電体層、６……導電体層、８……凹部、９
……ボビン、１０……端子、１２……導体線材、
１３……からげ部分、１６……折曲部、１７……
切り起し部、２０……ケース。
はケース内に収納されたDIP遅延線の斜視図。第
３図は集中定数型遅延線の回路図。第４図は積層
コンデンサを形成する絶縁基板の上面図。第５図
は第４図の上面に導電性ペイストを形成した平面
図。第６図は第５図の上に導電体層を設けて複数
のコンデンサを形成した上面図。第７図は絶縁基
板の下面図。第８図は第７図のＸ−X′の線に沿
つた断面図。第９図はボビンの平面図。第１０図
は導体線材を巻回した端子とボビンの平面図。第
１１図Ａは外部リード線、フレームの平面図。同
Ｂは同Ａの側面図。第１２図は半田ペイストを塗
布した第６図の上面図。 １……絶縁基板、２……溝、３……貫通孔、５
……誘電体層、６……導電体層、８……凹部、９
……ボビン、１０……端子、１２……導体線材、
１３……からげ部分、１６……折曲部、１７……
切り起し部、２０……ケース。
Claims (1)
- 【特許請求の範囲】 １ 絶縁基板のほぼ中心線に沿つて複数の貫通孔
を穿設し、これらの貫通孔と絶縁基板周辺端との
間に複数の積層コンデンサを形成し、多連インダ
クタの端子群を前記絶縁基板の貫通孔に、前記絶
縁基板の積層コンデンサを設けた側の反対側より
嵌挿固定し、更に外部リード端子を絶縁基板の上
面と側面に接するように設けてなる遅延線。 ２ 外部リード端子をガイドし接着剤で固定する
ための複数の溝を絶縁基板端部に設けた特許請求
の範囲第１項に記載の遅延線。 ３ インサート成型してなるボビンの複数の端子
の各端子間を一区間となすように、端子に導体線
材をからげると共に前記ボビンに連続的に導体線
材を巻回しインダクタンスを形成してなる特許請
求の範囲第１項に記載の遅延線。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16691784A JPS6145616A (ja) | 1984-08-09 | 1984-08-09 | 遅延線 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16691784A JPS6145616A (ja) | 1984-08-09 | 1984-08-09 | 遅延線 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6145616A JPS6145616A (ja) | 1986-03-05 |
| JPH0257725B2 true JPH0257725B2 (ja) | 1990-12-05 |
Family
ID=15840038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16691784A Granted JPS6145616A (ja) | 1984-08-09 | 1984-08-09 | 遅延線 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6145616A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62269509A (ja) * | 1986-05-19 | 1987-11-24 | Derufuai:Kk | 遅延線並びにその製造方法 |
| JPS6314508A (ja) * | 1986-07-07 | 1988-01-21 | Toko Inc | デイレイラインとその製造方法 |
| JPS6314509A (ja) * | 1986-07-07 | 1988-01-21 | Toko Inc | デイレイラインとその製造方法 |
-
1984
- 1984-08-09 JP JP16691784A patent/JPS6145616A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6145616A (ja) | 1986-03-05 |
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