JPH0258266A - 半導体メモリ装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体メモリ装置の製造方法に関し、特に、
高抵抗負荷型の半導体メモリ装置の製造に適用して有効
なものである。

〔発明の概要〕

本発明は、一対のドライバトランジスタ及び高抵抗半導
体層により構成されたフリップフロップ回路と、一対の
スイッチングトランジスタとによりメモリセルが構成さ
れた半導体メモリ装置の製造方法において、パッシベー
ション膜を形成した後、上記高抵抗半導体層の抵抗値を
測定し、その結果に応じて上記高抵抗半導体層に上記パ
ッシベーション膜を介して不純物をイオン注入すること
により上記高抵抗半導体層の抵抗値を制御するようにし
ている。これによって、半導体メモリ装置の歩留まりの
向上を図ることができる。

〔従来の技術〕

近年、ＭＯＳスタティックＲＡＭ　（Ｒａｎｄｏｎ＋　
Ａｃｃｅｓｓ　Ｍｅ＋ｗｏｒｙ）においては、高抵抗多
結晶シリコン（Ｓｉ）負荷型スタティックＲＡＭが主流
となっている。第５図に示すように、この高抵抗多結晶
Ｓｔ負荷型スタティックＲＡＭのメモリセルは、高抵抗
多結晶Ｓｉ抵抗Ｒ，及びドライバトランジスタＴ１から
成るインバータと高抵抗多結晶Ｓｉ抵抗Ｒ２及びドライ
バトランジスタＴ２から成るインバータとの２個のイン
バータの一方の出力を他方の入力に接続したフリップフ
ロップ回路と、セル外とのデータのやりとりのためのス
イッチングトランジスタ（アクセストランジスタ）Ｔ３
　、Ｔａ　とから成る。符号ＷＬはワード線、符号ＤＬ
、ｆｆ工はデータ線を示す、ＶＣＣは電源を表す。

この高抵抗多結晶５ｉｊ（薄型スタティックＲＡＭの低
消費電力化を図るためには、周辺回路のＣＭＯ３化やメ
モリセルの消費電流の低減が必要である。このメモリセ
ルの消費電流は主として上述の高抵抗多結晶Ｓｉ抵抗Ｒ
，、Ｒ，の抵抗値で決定されることから、メモリセルの
消費電流を低減するためにはこの抵抗値をできるだけ高
くするのがよい。しかし、この抵抗値を高くしすぎると
、メモリセル内のリーク電流との兼ね合いでデータ保持
が不可能となり、結果としてスタティックＲＡＭの歩留
まりの低下を招くことになる。従って、高抵抗多結晶Ｓ
ｉ抵抗Ｒ，、Ｒｚの抵抗値は微妙な制御が必要である。

ところで、従来、これらの高抵抗多結晶Ｓｔ低抵抗＋、
Ｒｚの形成は、二層目の多結晶Ｓｉ膜を形成し、この多
結晶Ｓｉ膜のうち後に高抵抗多結晶Ｓｉ抵抗Ｒｒ　、Ｒ
ｚとなる部分を除いた部分に不純物をドープした後、こ
れをパターンニングすることに行っている。

〔発明が解決しようとする課題〕

しかし、本発明者の検討によれば、上述の従来のスタテ
ィックＲＡＭの製造方法は、高抵抗多結晶Ｓｉ抵抗Ｒ，
，Ｒ，を構成する多結晶Ｓｉ膜の結晶粒径や眉間絶縁膜
に存在する電荷の制御が不十分であること、この多結晶
Ｓｉ膜の膜厚やパターン幅のばらつきがあること等の原
因により、スタティックＲＡＭ完成後の高抵抗多結晶Ｓ
ｉ抵抗Ｒ，、Ｒ２の抵抗値がばらついてしまう。この結
果、スタティックＲＡＭの歩留まりが低かった。さらに
、半導体基板中の結晶欠陥等に起因するリーク電流値も
製造ロフトによって異なるのが通常であるから、このリ
ーク電流値のレベルに合わせて高抵抗多結晶Ｓｉ抵抗Ｒ
，、Ｒ，の抵抗値を制御することができれば、より一層
の歩留まり向上を期待することができる。

従って本発明の目的は、半導体メモリ装置の歩留まりの
向上を図ることができる半導体メモリ装置の製造方法を
提供することにある。

〔課題を解決するための手段〕

上記課題を解決するため、本発明は、一対のドライバト
ランジスタ（Ｔ＋　、Ｔｚ　）及び高抵抗半導体層（Ｒ
１、Ｒ１）により構成されたフリップフロップ回路と、
一対のスイッチングトランジスタ（’ｒｓ　、Ｔａ　）
とによりメモリセルが構成された半導体メモリ装置の製
造方法において、パッシベーシヨン膜（１６）を形成し
た後、高抵抗半導体層（Ｒ，、Ｒ１）の抵抗値を測定し
、その結果に応じて高抵抗半導体層（Ｒ，、Ｒ，）にパ
ッシベーシヨン膜（１６）を介して不純物をイオン注入
することにより高抵抗半導体Ｎ　ＣＲ，、ＲＺ　）の抵
抗値を制御するようにしている。

〔作用〕

上記した手段によれば、パッシベーション膜（１６）が
形成されて半導体メモリ装置が一応完成された後に高抵
抗半導体層（Ｒｔ　、Ｒｚ　）の抵抗値を制御すること
ができるので、このパッシベーション膜（１６）が形成
された段階で高抵抗半導体層（Ｒ，、Ｒ，）の抵抗値が
目標値と異なっていても、最終的にこの抵抗値を目標値
に設定することができる。これによって、この高抵抗半
導体層（Ｒｔ　、Ｒｔ　）の抵抗値が目標値から外れる
ことによる不良を救済することができ、従ってその分だ
け半導体メモリ装置の歩留まりの向上を図ることができ
る。

〔実施例〕

以下、本発明の一実施例について図面を参照しながら説
明する。この実施例は、高抵抗多結晶Ｓｉ負荷型スタテ
ィックＲＡＭの製造に本発明を通用した実施例である。

説明の便宜上、まず完成状態における高抵抗多結晶Ｓｉ
負荷型スタティックＲＡＭの構造について説明する。

第１図Ａは本発明の一実施例による高抵抗多結晶Ｓｉ負
荷型スタティックＲＡＭの平面構造を示し、第１図Ｂは
第１図ＡのＢ　−Ｂ　＆？ｔに沿っての断面図を示す、
この高抵抗多結晶Ｓｉ負荷型スタティックＲＡＭのメモ
リセルの等価回路は第５図に示す通りである。

第１図Ａ及び第１図Ｂに示すように、本実施例による高
抵抗多結晶Ｓｉ負荷型スタティックＲＡＭにおいては、
例えばｐ型Ｓｉ基板のような半導体基板１の表面に例え
ば５ｉＯｚ膜のようなフィールド絶縁膜２が選択的に形
成され、これによって素子間分離が行われている。この
フィールド絶縁膜２で囲まれた活性領域の表面には例え
ばＳｈｏ□膜のようなゲート絶縁膜３が形成され、この
ゲート絶縁膜３及び上記フィールド絶縁膜２の上にワー
ド線ＷＬ及びゲート電極ｃ、　、Ｇ！が形成されている
。これらのワード１ＱＷＬ及びゲート電極Ｇ１、Ｇ２は
、例えばリン（Ｐ）やヒ素（Ａｓ）のようなｎ型不純物
をドープした一層目の゛多結晶Ｓｉ膜、またはこの多結
晶Ｓｉ膜の上に高融点金属シリサイド膜を重ねたポリサ
イド膜により構成される。

一方、上記フィールド絶縁膜２で囲まれた活性領域中に
は、例えばｎ・型のソース領域４〜７及びドレイン領域
８〜１１が形成されている。このうち、ソース領域４及
びドレイン領域８は上記ゲート電極Ｇ１に対して自己整
合的に形成され、ソース領域５及びドレイン領域９は上
記ゲート電極Ｇ！に対して自己整合的に形成されている
。また、ソース領域６．７及びドレイン領域１０．１１
は上記ワード＄ｉＷＬに対して自己整合的に形成されて
いる。なお、上記ソース領域６及びドレイン領域８は一
体的に形成されている。上記ゲート電極Ｇｌ、ソース領
域４及びドレイン領域８により構成されるｎチャネルＭ
ＩＳＦＥＴによりドライバトランジスタＴ１が構成され
ている。同様に、上記ゲート１９極Ｇ２、ソース領域５
及びドレイン領域９により構成されるｎチャネルＭＩＳ
ＦＥＴによりドライバトランジスタＴｔが構成され、上
記ワード線ＷＬ、ソース領域６及びドレイン領域１０に
より構成されるｎチャネルＭＩＳＦＥＴによリスインチ
ングトランジスタＴ、が構成され、上記ワード線ＷＬ、
ソース領域７及びドレイン領域１１により構成されるｎ
チャネルＭＩＳＦＥＴによりスイッチングトランジスタ
Ｔ４が構成されている。

符号Ｃｌ−Ｃ５は上記ゲート絶縁膜３に形成されたコン
タクトホールを示し、いわゆるベリドコンタクト（Ｂｕ
ｒｉｅｄ　Ｃｏｎｔａｃｔ）用のものである。上記ゲー
ト電極Ｇ１の一端はこのコンタクトホールＣＩを通じて
上記ドレイン領域９にコンタクトしており、他端はコン
タクトホールＣ２を通じて上記ソース領域７にコンタク
トしている。また、上記ゲート電極Ｇ！はコンタクトホ
ールＣ５を通じて上記ソース領域６にコンタクトしてい
る。符号１２は、例えばＰやＡｓのようなｎ型不純物を
ドープした一層目の多結晶Ｓｉ膜またはポリサイド膜か
ら成る接地線（ソース線）を示す。この接地線１２は上
記コンタクトホールＣ４を通じて上記ソース領域４にコ
ンタクトしているとともに、上記コンタクトホールＣ１
を通じて上記ソース領域５にコンタクトしている。

符号１３は例えばＳｉＯ□膜のような眉間絶縁膜を示す
。この眉間絶縁膜１３にはコンタクトホールＣｈ、Ｃｑ
が形成されている。また、この眉間絶縁膜１３の上には
電源電圧ＶＣＣ供給用の配線１４が形成されており、こ
の配線１４は上記コンタクトホールＣ６を通じて上記ソ
ース領域６に、また上記コンタクトホールＣ１を通じて
上記ソース領域７にコンタクトしている。この配線１４
の途中には高抵抗多結晶Ｓｔ低抵抗＋、Ｒｚが形成され
ている。これらの配ｔｌＩＡ１４及び高抵抗多結晶Ｓｔ
低抵抗＋、Ｒｚは例えば二層目の多結晶Ｓｉ膜により形
成されている。この配線１４を構成する多結晶Ｓｉ膜に
は例えばリン（Ｐ）のようなｎ型不純物が高濃度にドー
プされており、一方、高抵抗多結晶Ｓｔ低抵抗、　、Ｒ
ｚを構成する多結晶Ｓｉ膜はノンドープである。

符号１５は例えば５ｉＯ１膜のような二層目の眉間絶縁
膜を示す、この眉間絶縁ＭＩ５の上には、例えばアルミ
ニウム（ＡＩ）から成るデータ線ＤＬ、■が形成されて
いる。第１図Ａから明らかなように、本実施例において
は、これらのデータ線ＤＬ、ＤＬは高抵抗多結晶Ｓｉ抵
抗Ｒ，、Ｒ，と実質的に重なっていない。符号Ｃｍ、Ｃ
ｑは上記層間絶縁膜１５．１３及びゲート絶縁膜３に形
成されたコンタクトホールを示す。上記データ線ＤＬは
このコンタクトホールＣ６を通じて上記ドレイン領域１
０にコンタクトしており、また上記データ線■工はこの
コンタクトホールＣ５を通じて上記ドレイン領域１１に
コンタクトしている。符号１６はバッジベージ式ン膜を
示す、このパッシベーシヨン膜１６は、ＳｉＮ膜やＳｉ
Ｏ！膜、またはこれらを重ねた多層膜から成る。

次に、本実施例による高抵抗多結晶Ｓｉ負荷型スタティ
ックＲＡＭの製造方法について説明する。

第１図Ａ及び第１図Ｂに示すように、まず半導体基板Ｉ
の表面を選択的に熱酸化してフィールド絶縁膜２を形成
した後、このフィールド絶縁膜２で囲まれた活性領域の
表面を熱酸化してゲート絶縁膜３を形成する。次に、こ
のゲート絶縁膜３及びフィールド絶縁膜２の所定部分を
エツチング除去してコンタクトホールＣ９〜Ｃ２を形成
する。

次に、例えばＣＶＤ法により全面に多結晶Ｓｔ膜を形成
した後、この多結晶Ｓｉ膜の全面に例えばＰやＡｓのよ
うなｎ型不純物をイオン注入や拡散により高濃度にドー
プして低抵抗化する。この後、この多結晶Ｓｉ膜をエツ
チングによりパターンニングしてゲート電極Ｇ、、Ｇ、
、ワード線ＷＬ及び接地線１２を形成する。なお、これ
らのゲート電極Ｇ、　、Ｇ、　、ワード線ＷＬ及び接地
線１２をポリサイド膜により構成する場合には、上述の
多結晶Ｓｉ膜の上に高融点金属シリサイド膜を形成した
後にパターンニングを行う。

次に、これらのゲート電極Ｇ＋　、Ｇｚ及びワード線Ｗ
Ｌをマスクとして、フィールド絶縁膜２で囲まれた活性
領域中に例えばＡｓのようなｎ型不純物をイオン注入す
ることによりソース領域４〜７及びドレイン領域８〜１
１を形成する。

次に、例えばＣＶＤ法により眉間絶縁膜１３を全面に形
成した後、この眉間絶縁膜１３の所定部分をエツチング
除去してコンタクトホールＣ８、Ｃ７を形成する。次に
、例えばＣＶＤ法により全面に二層目の多結晶Ｓｔ膜を
形成した後、この多結晶Ｓｉ膜のうちの後に高抵抗多結
晶Ｓｉ抵抗Ｒ，、Ｒ２となる部分の表面を例えば５ｉｆ
ｔ膜やレジストで覆い、これをマスクとしてこの多結晶
Ｓｉ膜に例えばＰやＡｓのようなｎ型不純物をイオン注
入等により高濃度にドープする。この後、この多結晶Ｓ
ｉ膜をエツチングによりパターンニングして配線１４及
びこの配線１４に接続された高抵抗多結晶Ｓｉ抵抗Ｒｓ
、Ｒ□を形成する０次に、例えばＣＶＤ法により層間絶
縁膜１５を全面に形成した後、この層間絶縁膜１５、層
間絶縁膜１３及びゲート絶縁膜３の所定部分をエツチン
グ除去してコンタクトホールＣｍ、Ｃｗを形成する６次
に、例えば蒸着法やスパッタ法により全面に例えばＡ１
膜を形成し、このＡ１膜をエツチングによりパターンニ
ングしてデータ線ＤＬ、Ｄ王を形成する。この後、例え
ばＣＶＤ法により全面にパッシベーシヨン膜１６を形成
する。

以上で目的とする高抵抗多結晶Ｓｉ負荷型スタティック
ＲＡＭが一応完成されるが、本実施例においては、この
段階で高抵抗多結晶Ｓｉ抵抗Ｒ，、Ｒ２の抵抗値を測定
する。この場合、スタティックＲＡＭの所定部分にあら
かじめ用意された抵抗値測定用のモニターパターンを用
いて抵抗値を直接測定しても良いし、スタンバイ電流（
待機時消費電流）の測定により抵抗値を間接的に測定し
ても良い。なお、データ保持特性等の測定を併用すると
なお良い。いずれにしても、このようにして高抵抗多結
晶Ｓｔ低抵抗＋　、Ｒｚの抵抗値を測定する。

その測定結果が目標とする範囲内の値であれば問題ない
が、測定結果が目標とする範囲内の値でない場合には、
次のようにして抵抗値の補正を行う。

まず、第１図Ｂに示すように、高抵抗多結晶Ｓｔ抵抗Ｒ
，，Ｒ，に対応する部分が開口した所定形状のレジスト
パターン１７をリソグラフィーによりパッシベーション
膜１６の上に！成した後、このレジストパターン１７を
マスクとして、パッシベーション膜１６及び層間絶縁膜
１５を透過するエネルギーで不純物のイオン注入を行う
。これによって、パッシベーション膜１６及び層間絶縁
膜１５を介して高抵抗多結晶Ｓｉ抵抗Ｒ，、Ｒ，に不純
物がドープされる。次に、レジストパターン１７を除去
した後、例えばランプアニールを行うことによりこの注
入不純物を電気的に活性化する。

なお、このアニールは必ずしも行う必要はない。

上述のイオン注入で用いる不純物の種類及びそのドーズ
量は、・高抵抗多結晶Ｓｉ抵抗Ｒ，、Ｒ，の抵抗値の測
定結果に応じて次のようにして決められる。

第２図は、高抵抗多結晶Ｓｉ抵抗Ｒ，，Ｒ，を構成する
多結晶Ｓｉ膜中にドープされる不純物がホウ素（Ｂ）で
ある場合のＢ１１１度と高抵抗多結晶Ｓｔ低抵抗、　、
Ｒ，の抵抗値との関係を示す。また、第３図は、高抵抗
多結晶Ｓｔ低抵抗１．Ｒ１を構成する多結晶Ｓｉ膜中に
ドープされる不純物がＡｓである場合のＡｓ濃度と高抵
抗多結晶Ｓｉ抵抗Ｒ，、Ｒ，の抵抗値との関係を示す、
なお、第３図及び第４図に示すデータは、高抵抗多結晶
Ｓｔ低抵抗＋、Ｒｔを構成する多結晶Ｓｉ膜が膜厚２０
００人、幅１μｍ、長さ４μｍである場合のデータであ
る。第２図かられかるように、Ｂ１度が増えるに従って
高抵抗多結晶Ｓｉ抵抗Ｒ，，Ｒ，の抵抗値は単調に減少
する。また、第３図かられかるように、不純物としてＡ
ｓを用いた場合には、高抵抗多結晶Ｓｉ抵抗Ｒ＋、Ｒｚ
の抵抗値はＡｓ濃度が約２　Ｘ　Ｉ　Ｑ　”Ｃ１１−”
で極大値をとる。以上は不純物としてＢ及びＡｓを用い
た場合であるが、この不純物としてはＰを用いることも
できる。第４図は、高抵抗多結晶Ｓｔ低抵抗、　、Ｒ，
を構成する多結晶Ｓｉ膜にＰをエネルギー２５ｋｅＶで
イオン注入した場合におけるＰのドーズ量と高抵抗多結
晶Ｓｉ抵抗Ｒ＋、Ｒｚの抵抗値との関係を示す。第４図
かられかるように、Ｐのドーズ量、従って高抵抗多結晶
Ｓｉ抵抗Ｒ，、Ｒ２を構成する多結晶Ｓｉ膜中のＰｆｉ
度が増えるとともにこれらの高抵抗多結晶Ｓｉ抵抗Ｒ，
、Ｒ，の抵抗値は単調に増加する。なお、第４図に示す
データは、高抵抗多結晶Ｓｉ抵抗Ｒ，，Ｒ，を構成する
多結晶Ｓｉ膜が上述と同様に幅１μｍ、長さ４μｍであ
る場合のデータである。

以上より、高抵抗多結晶Ｓｉ抵抗Ｒ，、Ｒ，に不純物を
ドープすることによりその抵抗値の制御が可能であるこ
とがわかるので、これらの第２図〜第４図に示すデータ
に基づいて、高抵抗多結晶Ｓｉ抵抗Ｒ，、Ｒ，の抵抗値
を補正するために行うイオン注入の不純物及びドーズ量
を決める。例えば、高抵抗多結晶Ｓｔ低抵抗、　、Ｒ，
の抵抗値の測定結果が目標値よりも高い場合には、この
抵抗値を下げる効果のある不純物、すなわちＢを不純物
として用いる。そのドーズ量は、高抵抗多結晶Ｓｉ抵抗
ＲＩ、Ｒ１の抵抗値の測定結果と目標値との差を補正す
るために必要な不純物量を第３図から計算により求める
ことにより決めることができる。また、高抵抗多結晶Ｓ
ｉ抵抗Ｒ，、Ｒ，の抵抗値の測定結果が目標値よりも低
い場合には、この抵抗値を上げる効果のある不純物、す
なわち例えばＰを不純物として用い、そのドーズ量は上
述と同様にして決める。

このようにして、パッシベーション膜１６が形成されて
スタティックＲＡＭが一応完成された段階で高抵抗多結
晶Ｓｉ抵抗Ｒ＋、Ｒｚの抵抗値が目標値から外れていて
も、その後に行う不純物のイオン注入により高抵抗多結
晶Ｓ＋低抵抗、、Ｒ，の抵抗値を目標値に設定すること
ができる。これによって、高抵抗多結晶Ｓｉ抵抗Ｒ，，
Ｒ，の抵抗値が目標値から外れることによる不良を救済
することができるので、その分だけスタティックＲＡＭ
の歩留まりの向上を図ることができる。また、このよう
にスタティックＲＡＭが一応完成された後に高抵抗多結
晶Ｓｉ抵抗Ｒ，，Ｒ，の抵抗値の制御を行うことができ
るので、半導体基板１中の結晶欠陥等に起因するリーク
電流値のレベルに合わせて高抵抗多結晶Ｓｉ抵抗Ｒ１、
Ｒ１の抵抗値を制ｊ２１１することができる。これによ
って、より一層の歩留まりの向上を図ることができる。

さらにまた、同様な理由により、製造プロセスにおける
各種の条件の制御を緩やかにすることができるので、ス
タティックＲＡＭの製造が容易となる。

以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。

例えば、上述の実施例においては、レジストパターン１
７をマスクとして不純物をイオン注入しているが、この
レジストパターン１７を形成せず、全面に不純物をイオ
ン注入することにより高抵抗多結晶Ｓｉ抵抗Ｒ，，Ｒ，
に不純物をドープし、これによってこれらの高抵抗多結
晶Ｓｉ抵抗Ｒ＋、Ｒ２の抵抗値を制御することも可能で
ある。また、上述の実施例においては、本発明を高抵抗
多結晶Ｓｉ負荷型スタティックＲＡＭの製造に適用した
場合について説明したが、本発明は、高抵抗多結晶Ｓｉ
負荷型スタティックＲＡＭ以外の半導体メモリ装置の製
造に適用することも可能である。

〔発明の効果］ 以上述べたように、本発明によれば、パッシベーション
膜を形成した後、高抵抗半導体層の抵抗値を測定し、そ
の結果に応じて上記高抵抗半導体層に上記パッシベーシ
ョン膜を介して不純物をイオン注入することにより上記
高抵抗半導体層の抵抗値を制御するようにしているので
、半導体メモリ装置が一応完成された後に高抵抗半導体
層の抵抗値を制御することができ、これによって半導体
メモリ装置の歩留まりの向上を図ることができる。

【図面の簡単な説明】

第１図Ａは本発明の一実施例による高抵抗多結晶Ｓｉ負
荷型スタティックＲＡＭを示す平面図、第１図Ｂは第１
図ＡのＢ−Ｂ線に沿っての断面図、第２図は高抵抗多結
晶Ｓｉ抵抗を構成する多結晶Ｓｉ膜中にドープされる不
純物がＢである場合の８４度と高抵抗多結晶Ｓｉ抵抗の
抵抗値との関係を示すグラフ、第３図は高抵抗多結晶Ｓ
ｔ低抵抗構成する多結晶Ｓｉ膜中にドープされる不純物
がＡｓである場合のＡｓ濃度と高抵抗多結晶Ｓｉ抵抗の
抵抗値との関係を示すグラフ、第４図は高抵抗多結晶Ｓ
ｔ低抵抗構成する多結晶Ｓｉ膜にＰをエネルギー２５ｋ
ｅＶでイオン注入した場合におけるＰのドーズ量と高抵
抗多結晶Ｓｉ抵抗の抵抗値との関係を示すグラフ、第５
図は高抵抗多結晶Ｓｉ負荷型スタティックＲＡＭのメモ
リセルの等価回路を示す回路図である。 図面における主要な符号の説明 に半導体基板、　２：フィールド絶縁膜、　４〜７：ソ
ース領域、　　８〜１１ニドレイン領域、１３．１５：
眉間絶縁膜、　　１６：バンシベーシヨンＦ！、１７：
レジストパターン、　ＷＬ：ワード線、　Ｇ、、Ｇｔ　
　：ゲート電極、　ＤＬ、汀ｒ：：データ線、　Ｔ、　
、Ｔ、：ドライバトランジスタ、　Ｔ、、Ｔ、ニスイツ
チングトランジスタ、Ｃ８〜Ｃ９：コンタクトホール。 代理人　　　弁理士　杉　浦　正　知

Claims (1)

1. 【特許請求の範囲】 一対のドライバトランジスタ及び高抵抗半導体層により
   構成されたフリップフロップ回路と、一対のスイッチン
   グトランジスタとによりメモリセルが構成された半導体
   メモリ装置の製造方法において、 パッシベーション膜を形成した後、上記高抵抗半導体層
   の抵抗値を測定し、その結果に応じて上記高抵抗半導体
   層に上記パッシベーション膜を介して不純物をイオン注
   入することにより上記高抵抗半導体層の抵抗値を制御す
   るようにしたことを特徴とする半導体メモリ装置の製造
   方法。