JPH04299566A - 高抵抗用多結晶シリコンの抵抗値維持方法 - Google Patents

高抵抗用多結晶シリコンの抵抗値維持方法

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JPH04299566A
JPH04299566A JP3314903A JP31490391A JPH04299566A JP H04299566 A JPH04299566 A JP H04299566A JP 3314903 A JP3314903 A JP 3314903A JP 31490391 A JP31490391 A JP 31490391A JP H04299566 A JPH04299566 A JP H04299566A
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河　炯讚
Jung T Kim
正泰 金
Yong K Baek
白　鎔求
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千　煕坤
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】本発明は、高抵抗用多結晶シリコンを包含
する高集積半導体素子の製造工程において、上記多結晶
シリコンの上に保護層（Ｐａｓｓｉｖａｔｉｏｎｌａｙ
ｅｒ）を形成する工程に起因して下部の高抵抗用多結晶
シリコンの抵抗値が低下するのを防止するための方法に
関するもので、特に、上記多結晶シリコン上に保護層を
形成するとき、電荷を有する所定のイオンや電子等が多
結晶シリコンに侵入してシリコンの抵抗値が低下するの
を防止し、低下した抵抗値を増大させるため、上記保護
層にＯ２　プラズマのアニーリング処理（ａｎｎｅａｌ
ｉｇｎｇ　　ｐｒｏｃｅｓｓ）とＮ２　雰囲気ガスの熱
処理工程を利用して侵入したイオンや電子等を放出させ
、多結晶シリコン自体の抵抗値を一定レベルに維持させ
る方法に関するものである。
【０００２】一般的に、高抵抗用多結晶シリコンの抵抗
値を増加させるための方法として、多結晶シリコンの厚
さを減少させるか、または多結晶シリコンに砒素（Ａｓ
）、リン（Ｐ）等の不純物を、たとえば１０〜１０１　
４　／ｃｍ２　だけ注入させる方法を用いてきた。しか
し、このような従来の方法によると、たとえば、プラズ
マ化学蒸着法を用いて上記保護層を高抵抗用多結晶シリ
コンを有する構造体上に堆積するとき、電荷を有するイ
オンおよび電子等が、上記多結晶シリコンと連関されて
周囲に位置する金属配線またはシリコン酸化膜を通じて
高抵抗用多結晶シリコン内に侵入し、結晶等の粒界にト
ラップされる。これにより高抵抗用多結晶シリコンの抵
抗値が大幅に減少するようになる。
【０００３】したがって、上記のような短所を補完する
ため、高抵抗用シリコンの上下に化学蒸着法を利用して
シリコン窒化膜（Ｓｉ３　Ｎ４　）を形成させ、多結晶
シリコンの抵抗値を維持する方法が提示された。しかし
、この場合は、諸工程が追加されることによって製造工
程が煩冗になる短所があった。半導体素子の製造工程に
おいて、保護層形成時のチャージを有する水素イオン等
の発生は、工程上から避けられない現象であり、これは
高抵抗用多結晶シリコンの抵抗値を減少させる主要因に
なる。
【０００４】したがって、本発明の目的は、上記の問題
を解消し、保護層形成工程時に、高抵抗用多結晶シリコ
ンの結晶等の粒界にトラップされるイオンを放出するよ
うに、上記保護層のＯ２　プラズマによるアニーリング
処理とＮ２　雰囲気ガスによる熱処理を利用して、保護
層の形成工程に起因して低下させられた高抵抗用多結晶
シリコンの抵抗値を元来の抵抗値に戻し維持させる方法
を提供することにある。
【０００５】第１の発明に従う高抵抗用多結晶シリコン
の抵抗値維持方法は、半導体素子内に高抵抗用多結晶シ
リコンを有する構造体上に保護層を形成することに起因
して高抵抗用多結晶シリコンの抵抗値が低下することを
防止するための方法であって、上記構造体上にシリコン
酸化膜およびシリコン窒化膜でなる保護層をプラズマ化
学蒸着法によって所定の厚さで形成する工程と、Ｏ２　
プラズマを発生する所定の条件を有するチャンバ内で、
所定の温度および所定の時間を通じて上記保護層をＯ２
　プラズマでアニーリングする工程と、上記Ｏ２　プラ
ズマによってアニーリング処理された保護層をＮ２　雰
囲気ガスを用いて所定の温度および所定の時間で熱処理
する工程とを備え、それによって、上記保護層形成工程
時に高抵抗用多結晶シリコンの結晶粒界に侵入したイオ
ン等を放出させ、高抵抗用多結晶シリコンの抵抗値が低
下するのを防止することを特徴とする。
【０００６】第２の発明に従う高抵抗用多結晶シリコン
の抵抗値維持方法は、半導体素子内に高抵抗多結晶シリ
コンを有する構造体上に保護層を形成することに起因し
て高抵抗用多結晶シリコンの抵抗値が低下するのを防止
するための方法であって、上記構造体上にシリコン酸化
膜をプラズマ化学蒸着法によって所定の厚さで形成する
工程と、Ｏ２　プラズマを発生する所定の条件を有する
チャンバ内で、所定の温度および所定の時間を通じて上
記シリコン酸化膜をＯ２　プラズマでアニーリングする
工程と、上記Ｏ２　プラズマによってアニーリング処理
されたシリコン酸化膜をＮ２　雰囲気ガスを用いて所定
の温度および所定の時間で熱処理する工程と、上記シリ
コン酸化膜上にシリコン窒化膜をプラズマ化学蒸着法に
よって所定の厚さで形成する工程と、上記シリコン窒化
膜をＯ２　プラズマを発生する所定の条件を有するチャ
ンバ内で、所定の温度および所定の時間を通じてＯ２　
プラズマでアニーリングする工程と、上記Ｏ２　プラズ
マによってアニーリング処理されたシリコン窒化膜をＮ
２　雰囲気ガスを用いて所定の温度および所定の時間で
熱処理する工程とを備え、以上の工程によりシリコン酸
化膜およびシリコン窒化膜でなる保護層を形成し、それ
によって、上記保護層の形成工程時に高抵抗用多結晶シ
リコンの結晶粒界に侵入したイオン等を放出させ、高抵
抗用多結晶シリコンの抵抗値が低下するのを防止するこ
とを特徴とする。
【０００７】第１および第２の発明において、Ｏ２　プ
ラズマを発生するに際し、たとえばチャンバの条件とし
て、５００〜１０００ｓｃｃｍの酸素流量、３００〜５
００Ｗの電力および１３．５６ＭＨｚのラジオ周波数を
用いることができる。
【０００８】また、第１および第２の発明において、チ
ャンバ内で保護層をＯ２　プラズマでアニーリングする
工程は、たとえば、３００〜４００℃の温度範囲で１〜
２分間実行されてもよい。
【０００９】さらに、第１および第２の発明において、
保護層をＮ２　雰囲気ガスで熱処理する工程は、３５０
〜４５０℃の温度範囲で３０〜６０分間行なってもよい
。
【００１０】以下、添付の図面を参照して本発明を詳細
に説明する。なお、ここでは、スタティックＲＡＭ（Ｓ
ＲＡＭ）の高抵抗用多結晶シリコンについて本発明を適
用する例を示すが、本発明は、高抵抗用多結晶シリコン
が用いられるどのような素子でも適用が可能である。
【００１１】図１は、現在広く用いられているスタティ
ックＲＡＭの等価回路図であり、電源供給電圧Ｖｃｃと
接地Ｖｃｃ間に、１対の直列で接続された高抵抗（Ｒ１
，Ｒ２）およびＭＯＳトランジスタ（Ｑ１，Ｑ２）が各
々接続されている。これら高抵抗（Ｒ１，Ｒ２）とＭＯ
Ｓトランジスタ（Ｑ１，Ｑ２）間の接続点（Ａ，Ｂ）各
々は、各々ＭＯＳトランジスタ（Ｑ１，Ｑ２）のゲート
に相互交差されて接続される。上記接続点（Ａ，Ｂ）と
ビットライン（ＢＬ）（ＢＬ／）間には、ゲートがワー
ドライン（ＷＬ）と接続されたＭＯＳトランジスタ（Ｑ
３，Ｑ４）が各々連結されている。上記のスタティック
ＲＡＭでの高抵抗（Ｒ１，Ｒ２）は、通常、１テラオー
ム（ｔｅｒａΩ）程度の抵抗を持つようにした多結晶シ
リコンが用いられている。多結晶シリコンでなる高抵抗
（Ｒ１，Ｒ２）の接続点（Ａ，Ｂ）に印加される電圧は
ＭＯＳトランジスタ（Ｑ１，Ｑ２，Ｑ３，Ｑ４）へ抜け
る漏洩電流を補充してやる役割を担う。また、メモリ製
品の集積度が高くなるほど、テラオーム単位の高抵抗用
多結晶シリコン層が要求される。
【００１２】上記スタティックＲＡＭを製造するため、
半導体基板上に公知の技術によってＱ１，Ｑ２，Ｑ３お
よびＱ４を形成し、その上に上記高抵抗Ｒ１およびＲ２
を形成するための高抵抗用多結晶シリコンを各々形成し
、全体的なその上に酸化膜またはＢＰＳＧ（Ｂｏｒｏ−
Ｐｈｏｓｐｈｏｒｕｓ−Ｓｉｌｉｃａ−Ｇｌａｓｓ）層
、ワードライン用金属配線層および保護層を順次形成す
る。
【００１３】このとき、上記保護層については、酸化膜
および窒化膜をプラズマ化学蒸着法によって厚さ約１μ
ｍ程度で堆積するが、このとき、プラズマ状態のイオン
がその下に形成された高抵抗用多結晶シリコンに侵入し
て結晶粒界にトラップされる。これによって、高抵抗用
多結晶シリコンの抵抗値が大きく減少され、メガビット
（Ｍｅｇａ　　ｂｉｔ）９のスタティックＲＡＭ等の高
集積半導体素子に用いられる負荷抵抗の抵抗値として満
足し得るものでなくなる。なお、上述したスタティック
ＲＡＭを製造するための工程は、特別なものではなく、
この分野において広く公知であるため、この工程を説明
するための図面は、明細書を簡略にするためにここでは
省略する。
【００１４】本発明の第１の実施例において、上述した
問題点を解決するため、上記保護層としてシリコン酸化
膜とシリコン窒化膜をプラズマ化学蒸着法を利用して高
抵抗用多結晶シリコンを包含する半導体構造上に、厚さ
１μｍ程度で堆積する。その後、チャンバ（図示せず）
において、酸素流量５００〜１０００ｓｃｃｍ、電力３
００〜５００Ｗの条件下、ラジオ周波数１３．５６ＭＨ
ｚを印加してＯ２　プラズマを発生させ、３００〜４０
０℃の温度範囲で１〜２分間上記保護層にアニーリング
処理を行なう。その次に、これをさらにＮ２　雰囲気ガ
スを利用して、３５０〜４５０℃の温度範囲で３０分〜
１時間、熱処理を行なう。このようにして、上記保護層
を形成する工程で高抵抗用多結晶シリコンの結晶粒界に
侵入した水素イオン等が、高抵抗用多結晶シリコンに連
関されその上下に位置する周辺層、たとえば、シリコン
酸化膜またはＢＰＳＧ層に放出（ｏｕｔ−ｄｉｆｆｕｓ
ｉｏｎ）され、高抵抗用多結晶シリコンが本来有してい
た高抵抗特性を回復して保持するようになる。
【００１５】図２は、本発明の第１の実施例における高
抵抗用多結晶シリコンの抵抗値を示したグラフで、Ａ段
階は保護層を形成する以前の抵抗値、Ｂ段階はシリコン
酸化膜およびシリコン窒化膜で保護層を形成した後の抵
抗値、Ｃ段階は本発明によってＯ２　プラズマによるア
ニーリング処理とＮ２　雰囲気ガスを使用した熱処理の
後の高抵抗用多結晶シリコンの抵抗値を各々示している
。
【００１６】一般的に、プラズマを利用して保護層を形
成すると、図２に示すように、多結晶シリコンの抵抗値
が初めに急激に減少するが、本発明の第１の実施例によ
る処理を行なえば、再び抵抗値が回復されるのを知るこ
とができる。
【００１７】本発明に従う他の方法によって高抵抗用多
結晶シリコンの抵抗値を十分回復させるための第２の実
施例を示す。
【００１８】本発明の第２の実施例においては、Ｏ２　
プラズマを利用したアニーリング処理工程とＮ２　雰囲
気ガスを利用した熱処理工程を適切に組合せて上記保護
層に実施する。すなわち、保護層を形成する際、まず、
シリコン酸化膜を高抵抗用多結晶シリコンを包含する構
造体上に所定の厚さで形成する。そして、第１の実施例
で言及したような条件でもって、Ｏ２　プラズマを用い
てアニーリング処理をする工程とＮ２　雰囲気ガスを用
いて熱処理をする工程を上記シリコン酸化膜に順次実施
する。その後、シリコン窒化膜を上記シリコン酸化膜上
に所定の厚さで形成する。そして、Ｏ２　プラズマを用
いるアニーリング処理工程とＮ２　雰囲気ガスを用いる
熱処理工程を順次実施する。
【００１９】以上のような第２の実施例の工程によると
、高抵抗用多結晶シリコンの抵抗値を有効に維持させる
ことができる。ここで、上記Ｏ２　プラズマを用いたア
ニーリング処理工程とＮ２　雰囲気ガスを用いた熱処理
工程に用いられる条件等は、本発明の第１の実施例で用
いた条件と同一である。
【００２０】図３は、本発明の第２の実施例による多結
晶シリコンの抵抗値を示すグラフであり、Ａ段階はいず
れの保護層も形成する前の多結晶シリコンの抵抗値であ
り、Ｂ段階は第１保護層としてシリコン酸化膜を形成し
、Ｏ２　プラズマを用いたアニーリング処理工程とＮ２
　雰囲気ガスを用いた熱処理工程を実施した後の多結晶
シリコンの抵抗値であり、Ｃ段階は第２保護層としてシ
リコン窒化膜を形成し、Ｏ２　プラズマを用いたアニー
リング処理工程およびＮ２　雰囲気ガスを用いた熱処理
工程を実施した状態で多結晶シリコンの抵抗値を測定し
たものである。グラフを参照すると、多結晶シリコンの
抵抗値が、保護層を形成する前段階のＡ段階から、保護
層の形成が完了するＣ段階に至るまで順次増大されてい
るのを知ることができる。
【００２１】以上説明してきたように、本発明によれば
、プラズマ化学蒸着法を利用して保護層を形成する場合
、高抵抗用多結晶シリコンの抵抗値を低下させる事態お
よびトランジスタの特性を劣化させる事態を防止するこ
とができ、高集積半導体素子の特性を向上させることが
できる。
【図面の簡単な説明】
【図１】スタティックＲＡＭの回路図。
【図２】本発明の第１の実施例において多結晶シリコン
の抵抗値の増減を示す図。
【図３】本発明の第２の実施例において多結晶シリコン
の抵抗値の増減を示す図。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】　　半導体素子内に高抵抗用多結晶シリコ
    ンを有する構造体上に保護層を形成することによって前
    記高抵抗用多結晶シリコンの抵抗値が低下するのを防止
    するための方法であって、前記構造体上にシリコン酸化
    膜およびシリコン窒化膜でなる保護層をプラズマ化学蒸
    着法によって所定の厚さで形成する工程と、Ｏ２　プラ
    ズマを発生する所定の条件を有するチャンバ内で、所定
    の温度および所定の時間を通じて前記保護層をＯ２　プ
    ラズマでアニーリングする工程と、前記Ｏ２　プラズマ
    によってアニーリング処理された保護層をＮ２　雰囲気
    ガスを用いて所定の温度および所定の時間で熱処理する
    工程とを備える、高抵抗用多結晶シリコンの抵抗値維持
    方法。
  2. 【請求項２】　　前記Ｏ２　プラズマを発生するに際し
    、チャンバの条件として、５００〜１０００ｓｃｃｍの
    酸素流量、３００〜５００Ｗの電力、および１３．５６
    ＭＨｚのラジオ周波数を用いることを特徴とする、請求
    項１の高抵抗用多結晶シリコンの抵抗値維持方法。
  3. 【請求項３】　　前記チャンバ内で保護層をＯ２　プラ
    ズマでアニーリングする工程は、３００〜４００℃の温
    度範囲で１〜２分間実行することを特徴とする、請求項
    １の高抵抗用多結晶シリコンの抵抗値維持方法。
  4. 【請求項４】　　前記保護層をＮ２　雰囲気ガスで熱処
    理する工程は、３５０〜４５０℃の温度範囲で３０〜６
    ０分間熱処理することを特徴とする、請求項１の高抵抗
    用多結晶シリコンの抵抗値維持方法。
  5. 【請求項５】　　半導体素子内に高抵抗用多結晶シリコ
    ンを有する構造体上に保護層を形成することによって前
    記高抵抗用多結晶シリコンの抵抗値が低下することを防
    止するための方法であって、前記構造体上にシリコン酸
    化膜をプラズマ化学蒸着法によって所定の厚さで形成す
    る工程と、Ｏ２　プラズマを発生する所定の条件を有す
    るチャンバ内で、所定の温度および所定の時間を通じて
    前記シリコン酸化膜をＯ２　プラズマでアニーリングす
    る工程と、前記Ｏ２　プラズマによってアニーリング処
    理されたシリコン酸化膜をＮ２雰囲気ガスを用いて所定
    の温度および所定の時間で熱処理する工程と、前記シリ
    コン酸化膜上にシリコン窒化膜をプラズマ化学蒸着法に
    よって所定の厚さで形成する工程と、前記シリコン窒化
    膜をＯ２　プラズマを発生する所定の条件を有するチャ
    ンバ内で所定の温度および所定の時間を通じてＯ２　プ
    ラズマでアニーリングする工程と、前記Ｏ２　プラズマ
    によってアニーリング処理されたシリコン窒化膜をＮ２
    　雰囲気ガスを用いて所定の温度および所定の時間で熱
    処理する工程とを備える、高抵抗用多結晶シリコンの抵
    抗値維持方法。
  6. 【請求項６】　　前記Ｏ２　プラズマを発生するに際し
    、チャンバの条件として、５００〜１０００ｓｃｃｍの
    酸素流量、３００〜５００Ｗの電力、および１３．５６
    ＭＨｚのラジオ周波数を用いることを特徴とする、請求
    項５の高抵抗用多結晶シリコンの抵抗値維持方法。
  7. 【請求項７】　　前記チャンバ内で保護層をＯ２　プラ
    ズマでアニーリングする工程は、３００〜４００℃の温
    度範囲で１〜２分間実行することを特徴とする、請求項
    ５の高抵抗用多結晶シリコンの抵抗値維持方法。
  8. 【請求項８】　　前記保護層をＮ２　雰囲気ガスで熱処
    理する工程は、３５０〜４５０℃の温度範囲内で３０〜
    ６０分間熱処理することを特徴とする、高抵抗用多結晶
    シリコンの抵抗値維持方法。
JP3314903A 1990-11-28 1991-11-28 高抵抗用多結晶シリコンの抵抗値維持方法 Pending JPH04299566A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6335555B1 (en) 1993-10-01 2002-01-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and a manufacturing method for the same
US8835271B2 (en) 2002-04-09 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device
US8946718B2 (en) 2002-04-09 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and display device using the same
US9366930B2 (en) 2002-05-17 2016-06-14 Semiconductor Energy Laboratory Co., Ltd. Display device with capacitor elements

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5814529A (en) 1995-01-17 1998-09-29 Semiconductor Energy Laboratory Co., Ltd. Method for producing a semiconductor integrated circuit including a thin film transistor and a capacitor
JPH0955381A (ja) * 1995-08-11 1997-02-25 S I I R D Center:Kk 半導体集積回路の製造方法
US6489213B1 (en) * 1996-01-05 2002-12-03 Integrated Device Technology, Inc. Method for manufacturing semiconductor device containing a silicon-rich layer
US6096645A (en) * 1997-07-24 2000-08-01 Mosel Vitelic, Inc. Method of making IC devices having stable CVD titanium nitride films
US5976990A (en) * 1998-01-09 1999-11-02 Micron Technology, Inc. Method for optimization of thin film deposition
JP2994616B2 (ja) * 1998-02-12 1999-12-27 キヤノン販売株式会社 下地表面改質方法及び半導体装置の製造方法
US6511921B1 (en) * 1999-01-12 2003-01-28 Sumco Phoenix Corporation Methods for reducing the reactivity of a semiconductor substrate surface and for evaluating electrical properties of a semiconductor substrate
US6900138B1 (en) * 1999-03-01 2005-05-31 Micron Technology, Inc. Oxygen plasma treatment for nitride surface to reduce photo footing
TWI270919B (en) 2002-04-15 2007-01-11 Semiconductor Energy Lab Display device and method of fabricating the same
JP3989763B2 (ja) 2002-04-15 2007-10-10 株式会社半導体エネルギー研究所 半導体表示装置
KR100695004B1 (ko) * 2005-11-01 2007-03-13 주식회사 하이닉스반도체 반도체 소자의 산화막 형성 방법
US8980382B2 (en) 2009-12-02 2015-03-17 Applied Materials, Inc. Oxygen-doping for non-carbon radical-component CVD films
US8741788B2 (en) 2009-08-06 2014-06-03 Applied Materials, Inc. Formation of silicon oxide using non-carbon flowable CVD processes
US20110136347A1 (en) * 2009-10-21 2011-06-09 Applied Materials, Inc. Point-of-use silylamine generation
US8449942B2 (en) 2009-11-12 2013-05-28 Applied Materials, Inc. Methods of curing non-carbon flowable CVD films
US20110159213A1 (en) * 2009-12-30 2011-06-30 Applied Materials, Inc. Chemical vapor deposition improvements through radical-component modification
KR20120111738A (ko) * 2009-12-30 2012-10-10 어플라이드 머티어리얼스, 인코포레이티드 융통성을 가진 질소／수소 비율을 이용하여 제조된 라디칼에 의한 유전체 필름의 성장
US8647992B2 (en) * 2010-01-06 2014-02-11 Applied Materials, Inc. Flowable dielectric using oxide liner
CN102844848A (zh) 2010-03-05 2012-12-26 应用材料公司 通过自由基成分化学气相沉积的共形层
US9285168B2 (en) 2010-10-05 2016-03-15 Applied Materials, Inc. Module for ozone cure and post-cure moisture treatment
US8664127B2 (en) 2010-10-15 2014-03-04 Applied Materials, Inc. Two silicon-containing precursors for gapfill enhancing dielectric liner
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US8450191B2 (en) 2011-01-24 2013-05-28 Applied Materials, Inc. Polysilicon films by HDP-CVD
US8716154B2 (en) 2011-03-04 2014-05-06 Applied Materials, Inc. Reduced pattern loading using silicon oxide multi-layers
US20120238108A1 (en) * 2011-03-14 2012-09-20 Applied Materials, Inc. Two-stage ozone cure for dielectric films
US8445078B2 (en) 2011-04-20 2013-05-21 Applied Materials, Inc. Low temperature silicon oxide conversion
US8466073B2 (en) 2011-06-03 2013-06-18 Applied Materials, Inc. Capping layer for reduced outgassing
US9404178B2 (en) 2011-07-15 2016-08-02 Applied Materials, Inc. Surface treatment and deposition for reduced outgassing
US8617989B2 (en) 2011-09-26 2013-12-31 Applied Materials, Inc. Liner property improvement
US8551891B2 (en) 2011-10-04 2013-10-08 Applied Materials, Inc. Remote plasma burn-in
US8735258B2 (en) * 2012-01-05 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit resistor fabrication with dummy gate removal
US8889566B2 (en) 2012-09-11 2014-11-18 Applied Materials, Inc. Low cost flowable dielectric films
US9018108B2 (en) 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films
US9412581B2 (en) 2014-07-16 2016-08-09 Applied Materials, Inc. Low-K dielectric gapfill by flowable deposition
US10211326B2 (en) * 2016-03-31 2019-02-19 Stmicroelectronics (Tours) Sas Vertical power component
CN115621196A (zh) * 2022-11-10 2023-01-17 华虹半导体(无锡)有限公司 一种提升多晶硅栅极高阻稳定性的方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6060752A (ja) * 1983-09-14 1985-04-08 Oki Electric Ind Co Ltd 高抵抗ポリシリコンの製造方法
JPH0258266A (ja) * 1988-08-23 1990-02-27 Sony Corp 半導体メモリ装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2967538D1 (en) * 1978-06-14 1985-12-05 Fujitsu Ltd Process for producing a semiconductor device having an insulating layer of silicon dioxide covered by a film of silicon oxynitride
US4742020A (en) * 1985-02-01 1988-05-03 American Telephone And Telegraph Company, At&T Bell Laboratories Multilayering process for stress accommodation in deposited polysilicon
JPS621237A (ja) * 1985-06-27 1987-01-07 Toshiba Corp 多結晶質膜の製造方法
US4774202A (en) * 1985-11-07 1988-09-27 Sprague Electric Company Memory device with interconnected polysilicon layers and method for making
KR910003742B1 (ko) * 1986-09-09 1991-06-10 세미콘덕터 에너지 라보라터리 캄파니 리미티드 Cvd장치
US4882299A (en) * 1987-07-16 1989-11-21 Texas Instruments Incorporated Deposition of polysilicon using a remote plasma and in situ generation of UV light.
US4897360A (en) * 1987-12-09 1990-01-30 Wisconsin Alumni Research Foundation Polysilicon thin film process
JP2708899B2 (ja) * 1989-07-27 1998-02-04 三洋電機株式会社 多結晶薄膜の表面処理方法
JP3029434B2 (ja) * 1989-12-29 2000-04-04 正俊 右高 絶縁膜の製造方法及びこの絶縁膜を使用する半導体装置の製造方法
US4981811A (en) * 1990-04-12 1991-01-01 At&T Bell Laboratories Process for fabricating low defect polysilicon
JPH0439931A (ja) * 1990-06-06 1992-02-10 Oki Electric Ind Co Ltd 半導体装置の酸化膜形成方法
JPH0496216A (ja) * 1990-08-04 1992-03-27 Tonen Corp 多結晶膜の作製法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6060752A (ja) * 1983-09-14 1985-04-08 Oki Electric Ind Co Ltd 高抵抗ポリシリコンの製造方法
JPH0258266A (ja) * 1988-08-23 1990-02-27 Sony Corp 半導体メモリ装置の製造方法

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6335555B1 (en) 1993-10-01 2002-01-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and a manufacturing method for the same
US6835607B2 (en) 1993-10-01 2004-12-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and a method for manufacturing the same
US7170138B2 (en) 1993-10-01 2007-01-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7301209B2 (en) 1993-10-01 2007-11-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7615786B2 (en) 1993-10-01 2009-11-10 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor incorporating an integrated capacitor and pixel region
US9406806B2 (en) 2002-04-09 2016-08-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and display device using the same
US10700106B2 (en) 2002-04-09 2020-06-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and display device using the same
US8946717B2 (en) 2002-04-09 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and display device using the same
US9105727B2 (en) 2002-04-09 2015-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and display device using the same
US8946718B2 (en) 2002-04-09 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and display device using the same
US8835271B2 (en) 2002-04-09 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device
US9666614B2 (en) 2002-04-09 2017-05-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device
US10050065B2 (en) 2002-04-09 2018-08-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and display device using the same
US10083995B2 (en) 2002-04-09 2018-09-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device
US11101299B2 (en) 2002-04-09 2021-08-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device
US10854642B2 (en) 2002-04-09 2020-12-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and display device using the same
US9366930B2 (en) 2002-05-17 2016-06-14 Semiconductor Energy Laboratory Co., Ltd. Display device with capacitor elements
US10527903B2 (en) 2002-05-17 2020-01-07 Semiconductor Energy Laboratory Co., Ltd. Display device
US10133139B2 (en) 2002-05-17 2018-11-20 Semiconductor Energy Laboratory Co., Ltd. Display device
US11422423B2 (en) 2002-05-17 2022-08-23 Semiconductor Energy Laboratory Co., Ltd. Display device

Also Published As

Publication number Publication date
KR920010788A (ko) 1992-06-27
US5212119A (en) 1993-05-18
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