JPS6398145A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6398145A JPS6398145A JP61242915A JP24291586A JPS6398145A JP S6398145 A JPS6398145 A JP S6398145A JP 61242915 A JP61242915 A JP 61242915A JP 24291586 A JP24291586 A JP 24291586A JP S6398145 A JPS6398145 A JP S6398145A
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- film
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- silicon film
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特にスタティ
ック形ＭＯＳメモリセル等に用いられている高抵抗多結
晶シリコンの製造方法に関する。
ック形ＭＯＳメモリセル等に用いられている高抵抗多結
晶シリコンの製造方法に関する。
従来、第２図に示されているスタティック形ＭＯＳメモ
リセルの負荷抵抗Ｒｚ 、Ｒｚには高抵抗多結晶シリコ
ンが最も一般的に用いられていた。
リセルの負荷抵抗Ｒｚ 、Ｒｚには高抵抗多結晶シリコ
ンが最も一般的に用いられていた。
このような多結晶シリコンは減圧気相化学成長法（ＬＰ
ＧＶＤ）による堆積と、ホトリソグラフィとドライエツ
チングを用いた微細加工を行なうことにより、第３図に
示されているようにシリコン基板１上の絶縁膜２やＭＯ
Ｓトランジスタ上の層間絶縁膜６上に形成されていた。
ＧＶＤ）による堆積と、ホトリソグラフィとドライエツ
チングを用いた微細加工を行なうことにより、第３図に
示されているようにシリコン基板１上の絶縁膜２やＭＯ
Ｓトランジスタ上の層間絶縁膜６上に形成されていた。
また、高抵抗多結晶シリコンの抵抗値はメモリの消費電
力を小さくするために１０１０〜１０１８Ωに高くする
要求があり、高抵抗部の多結晶シリコンにはイオン打込
み等により１０１６〜１０”ｃｍ−”のごくわずかの不
純物を添加するか、または不純物をまったく添加しない
で上記の高抵抗値が達成されていた。また同図に示され
ているように、高抵抗多結晶シリコン膜７ａの両端には
高抵抗部と同一の多結晶シリコン膜に、１０１９〜１０
”Ｑｌ−’の濃度で不純物を添加し低抵抗部７ｂ、７ｂ
’ が形成されており、ＭＯＳトランジスタの拡散層３
に接続する配線や、アルミニウム等の金属電極９に接続
する下地電極が構成されていた。多結晶シリコン膜の高
抵抗部７ａと低抵抗部７ｂ、７ｂ’は、ホトリソグラフ
ィとイオン打込み法や不純物の熱拡散法を用いて高濃度
不領域を限定することにより形成されていた。
力を小さくするために１０１０〜１０１８Ωに高くする
要求があり、高抵抗部の多結晶シリコンにはイオン打込
み等により１０１６〜１０”ｃｍ−”のごくわずかの不
純物を添加するか、または不純物をまったく添加しない
で上記の高抵抗値が達成されていた。また同図に示され
ているように、高抵抗多結晶シリコン膜７ａの両端には
高抵抗部と同一の多結晶シリコン膜に、１０１９〜１０
”Ｑｌ−’の濃度で不純物を添加し低抵抗部７ｂ、７ｂ
’ が形成されており、ＭＯＳトランジスタの拡散層３
に接続する配線や、アルミニウム等の金属電極９に接続
する下地電極が構成されていた。多結晶シリコン膜の高
抵抗部７ａと低抵抗部７ｂ、７ｂ’は、ホトリソグラフ
ィとイオン打込み法や不純物の熱拡散法を用いて高濃度
不領域を限定することにより形成されていた。
なお、この種の装置に関連するものには例えば特開昭５
５−７２０６９号が挙げられる。
５−７２０６９号が挙げられる。
一方、メモリの高集積化を目的とするメモリセル面積の
低減のためには、高抵抗素子に関して述べれば高抵抗部
の長さＱ９幅Ｗを縮小することが必要である。なお高抵
抗部の長さＱを短くすると高抵抗素子の抵抗値が低下す
るが、幅Ｗもほぼ同じ割合で縮小することによりＱ ／
ｗが一定となり抵抗値の低下を防ぐことができた。ま
た、さらに抵抗値を高くするためには高抵抗多結晶シリ
コン膜の膜厚を薄くすることが有効であった。
低減のためには、高抵抗素子に関して述べれば高抵抗部
の長さＱ９幅Ｗを縮小することが必要である。なお高抵
抗部の長さＱを短くすると高抵抗素子の抵抗値が低下す
るが、幅Ｗもほぼ同じ割合で縮小することによりＱ ／
ｗが一定となり抵抗値の低下を防ぐことができた。ま
た、さらに抵抗値を高くするためには高抵抗多結晶シリ
コン膜の膜厚を薄くすることが有効であった。
ところが上記従来技術を用いた高抵抗素子の微細化は以
下に示す問題を有していた。
下に示す問題を有していた。
（１）高抵抗部の長さＱは３μｍ以下になるとパンチス
ルー現象により過大な電流が流れてしまい、メモリの待
機時消費電力が増大する。
ルー現象により過大な電流が流れてしまい、メモリの待
機時消費電力が増大する。
（２）高抵抗部の幅Ｗはホトリソグラフィ技術とドライ
エツチングの加工技術により最小線幅が制限される。
エツチングの加工技術により最小線幅が制限される。
（３）高抵抗多結晶シリコン膜の膜厚を薄くすると、低
抵抗部の配線抵抗が増加し、メモリの回路動作上好まし
くない。また、低抵抗多結晶シリコン膜と金属電極とを
接続するために、低抵抗多結晶シリコン膜の上層層間絶
縁膜に開孔するコンタクトホールのドライエツチングで
は、ドライエツチングのシリコン酸化膜と多結晶シリコ
ン膜の選択比が無限でない限り下地の低抵抗多結晶シリ
コン膜もエツチングされるが、下地の低抵抗多結晶シリ
コン膜の膜厚が薄いと時には完全に消失してしまうので
、金属電極と低抵抗多結晶シリコン膜の接続が不完全に
なる。
抵抗部の配線抵抗が増加し、メモリの回路動作上好まし
くない。また、低抵抗多結晶シリコン膜と金属電極とを
接続するために、低抵抗多結晶シリコン膜の上層層間絶
縁膜に開孔するコンタクトホールのドライエツチングで
は、ドライエツチングのシリコン酸化膜と多結晶シリコ
ン膜の選択比が無限でない限り下地の低抵抗多結晶シリ
コン膜もエツチングされるが、下地の低抵抗多結晶シリ
コン膜の膜厚が薄いと時には完全に消失してしまうので
、金属電極と低抵抗多結晶シリコン膜の接続が不完全に
なる。
なお上記問題点（１）に関しては、低抵抗部の不純物に
拡散係数の小さなヒ素を用いて実効的な長さＱが低下す
るのを防止することができる。また高抵抗部への再拡散
を低減する構造が特開昭５９−１１９７５６号に記載さ
れている。また上記問題点（３）に関しては、特開昭５
９−２１０６５８号に記載されているように■にコンタ
クトホール下の低抵抗多結晶シリコン膜の膜厚を厚くす
る、■高抵抗部の多結晶シリコン膜をエツチングにより
薄くす方法法があるが、■は２層の１膜を用いなければ
ならない点、■はエツチングによる薄膜化の制御が難し
い点で問題があった。
拡散係数の小さなヒ素を用いて実効的な長さＱが低下す
るのを防止することができる。また高抵抗部への再拡散
を低減する構造が特開昭５９−１１９７５６号に記載さ
れている。また上記問題点（３）に関しては、特開昭５
９−２１０６５８号に記載されているように■にコンタ
クトホール下の低抵抗多結晶シリコン膜の膜厚を厚くす
る、■高抵抗部の多結晶シリコン膜をエツチングにより
薄くす方法法があるが、■は２層の１膜を用いなければ
ならない点、■はエツチングによる薄膜化の制御が難し
い点で問題があった。
本発明の目的は、上記問題点（３）を解決することであ
り、スタティックＭＯＳメモリセルに用いられる所要面
積の小さな高抵抗素子を容易に製造する方法を提供する
ことにある。
り、スタティックＭＯＳメモリセルに用いられる所要面
積の小さな高抵抗素子を容易に製造する方法を提供する
ことにある。
上記目的は、シリコン窒化膜を選択酸化のマスクに用い
て多結晶シリコン膜の高抵抗となる部分の表面を選択的
に酸化することにより膜厚の薄い高抵抗多結晶シリコン
膜を形成し、前記多結晶シリコン膜の酸化膜をイオン打
込みのマスクにして薄い多結晶シリコン膜両端の厚い多
結晶シリコン膜に不純物を高濃度に添加し、自己整合的
に低抵抗部を形成することにより達成される。
て多結晶シリコン膜の高抵抗となる部分の表面を選択的
に酸化することにより膜厚の薄い高抵抗多結晶シリコン
膜を形成し、前記多結晶シリコン膜の酸化膜をイオン打
込みのマスクにして薄い多結晶シリコン膜両端の厚い多
結晶シリコン膜に不純物を高濃度に添加し、自己整合的
に低抵抗部を形成することにより達成される。
本発明によれば、堆積した多結晶シリコン膜の膜厚を、
高抵抗部のみ薄くすることができるため、微細でしかも
抵抗値の高い高抵抗素子が形成できる。また、低抵抗部
の多結晶シリコン膜の膜厚は堆積した時の膜厚であるた
めに、高抵抗部の多結晶シリコン膜の膜厚を薄くしたこ
とによる低抵抗多結晶シリコン膜の面積抵抗の増加は起
こらず、配線材料としての性能は損なわれず、しかも低
抵抗多結晶シリコン膜と金属配線層とを接続するために
、低抵抗多結晶シリコン膜上の層間絶縁膜に形成するコ
ンタクトホールのドライエツチングで、下地の低抵抗多
結晶シリコン膜が消失してしまうことはない。
高抵抗部のみ薄くすることができるため、微細でしかも
抵抗値の高い高抵抗素子が形成できる。また、低抵抗部
の多結晶シリコン膜の膜厚は堆積した時の膜厚であるた
めに、高抵抗部の多結晶シリコン膜の膜厚を薄くしたこ
とによる低抵抗多結晶シリコン膜の面積抵抗の増加は起
こらず、配線材料としての性能は損なわれず、しかも低
抵抗多結晶シリコン膜と金属配線層とを接続するために
、低抵抗多結晶シリコン膜上の層間絶縁膜に形成するコ
ンタクトホールのドライエツチングで、下地の低抵抗多
結晶シリコン膜が消失してしまうことはない。
以下、実施例により本発明による半導体装置の製造方法
を詳細に説明する。
を詳細に説明する。
実施例１
第１図は本発明により製造した高抵抗多結晶シリコン素
子の断面構造を示すものである。同図で配石抵抗緊子は
高抵抗多結晶シリコン膜７ａで構成されている。また、
低抵抗多結晶シリコン膜７ｂはたとえば電源配線やグラ
ンド配線として他の高抵抗多結晶シリコン素子に接続さ
れており、低抵抗多結晶シリコン膜７ｂ’は膜間絶′Ｂ
膜８に形成されたコンタクトホールを介して、アルミニ
ラ１１などの金属電極９に接続されている。、なおシリ
コン酸化ＩＩ！！ ７ ’は、高抵抗多結晶シリコン膜
７ａの酸化膜である。
子の断面構造を示すものである。同図で配石抵抗緊子は
高抵抗多結晶シリコン膜７ａで構成されている。また、
低抵抗多結晶シリコン膜７ｂはたとえば電源配線やグラ
ンド配線として他の高抵抗多結晶シリコン素子に接続さ
れており、低抵抗多結晶シリコン膜７ｂ’は膜間絶′Ｂ
膜８に形成されたコンタクトホールを介して、アルミニ
ラ１１などの金属電極９に接続されている。、なおシリ
コン酸化ＩＩ！！ ７ ’は、高抵抗多結晶シリコン膜
７ａの酸化膜である。
次に上記高抵抗多結晶シリコン素子の製造方法について
第４図を用いて説明する。第４図は上記高抵抗多結晶シ
リコン素子の製造工程の断面図を示すものである。まず
、シリコン基板１表面に厚さ１００〜１０００ ｎ ｍ
の熱酸化膜２を形成し、さらに厚さ１５０〜３００ ｎ
ｍの多結晶シリコン膜７を減圧ＣＶＤ（Ｌ、ｐｃｖｏ
）を用いて６００〜６５０℃の温度、０．１〜Ｑ、２
Ｔｏｒｒの圧力でモノシラン（ＳｉＨ４）を熱分解して
堆積し、ホトリソグラフィーとドライエツチングにより
加工する。
第４図を用いて説明する。第４図は上記高抵抗多結晶シ
リコン素子の製造工程の断面図を示すものである。まず
、シリコン基板１表面に厚さ１００〜１０００ ｎ ｍ
の熱酸化膜２を形成し、さらに厚さ１５０〜３００ ｎ
ｍの多結晶シリコン膜７を減圧ＣＶＤ（Ｌ、ｐｃｖｏ
）を用いて６００〜６５０℃の温度、０．１〜Ｑ、２
Ｔｏｒｒの圧力でモノシラン（ＳｉＨ４）を熱分解して
堆積し、ホトリソグラフィーとドライエツチングにより
加工する。
（第４図Ａ）。次に前記多結晶シリコン表面を９００〜
ｔｏｏｏ’ｃの温度の酸素雰囲気中で１０〜３０分酸化
することにより１０〜５０ｎｍ酸化膜１０を形成し、続
いて厚さ１０〜１１００ｎのシリコン窒化膜１１をＬＰ
ＣＶＤ法を用いて堆積する（第４図Ｂ）。
ｔｏｏｏ’ｃの温度の酸素雰囲気中で１０〜３０分酸化
することにより１０〜５０ｎｍ酸化膜１０を形成し、続
いて厚さ１０〜１１００ｎのシリコン窒化膜１１をＬＰ
ＣＶＤ法を用いて堆積する（第４図Ｂ）。
次に、ホトリソグラフィおよびドライエツチングにより
多向晶シリコン膜７の高抵抗となる部分のシリコン窒化
膜１１をエツチングし、１０００〜１１００℃の温度の
水蒸気雰囲気中でシリコン窒化膜１１をマスクにして多
結晶シリコン膜を３０〜１２０分酸化することにより多
結晶シリコンの酸化膜７′の薄膜高抵抗多結晶シリコン
７ａを形成する（第４図Ｃ）。次に、シリコン窒化膜１
１を１６０〜１８０℃の温度のリン酸で除去し、酸化膜
７′をイオン打込みのマスクにして、多結晶シリコン膜
７にヒ素等の不純物を１０１５〜１０１６■−２の打込
み量、３０〜１００ＫｅＶの加速エネルギーでイオン打
込みを行ない、９００℃〜９５０℃の温度で１０〜６０
分間窒素雰囲気中でアニールを行なう（第４図Ｄ）。最
後に厚さ１００〜１１０００ｎのシリコン酸化膜などの
層間絶縁膜をＬＰＣＶＤ法で堆積し、コンタクトホール
を開口し、アルミニウム電極９を５００〜２０００ｎｍ
の厚さで形成する（第４図Ｅ）。
多向晶シリコン膜７の高抵抗となる部分のシリコン窒化
膜１１をエツチングし、１０００〜１１００℃の温度の
水蒸気雰囲気中でシリコン窒化膜１１をマスクにして多
結晶シリコン膜を３０〜１２０分酸化することにより多
結晶シリコンの酸化膜７′の薄膜高抵抗多結晶シリコン
７ａを形成する（第４図Ｃ）。次に、シリコン窒化膜１
１を１６０〜１８０℃の温度のリン酸で除去し、酸化膜
７′をイオン打込みのマスクにして、多結晶シリコン膜
７にヒ素等の不純物を１０１５〜１０１６■−２の打込
み量、３０〜１００ＫｅＶの加速エネルギーでイオン打
込みを行ない、９００℃〜９５０℃の温度で１０〜６０
分間窒素雰囲気中でアニールを行なう（第４図Ｄ）。最
後に厚さ１００〜１１０００ｎのシリコン酸化膜などの
層間絶縁膜をＬＰＣＶＤ法で堆積し、コンタクトホール
を開口し、アルミニウム電極９を５００〜２０００ｎｍ
の厚さで形成する（第４図Ｅ）。
なお、本実施例では薄膜高抵抗７ａの中にはホウ素など
のアクセプタ原子を添加していないが、多結晶シリコン
の酸化膜７′を成長させたことにより薄膜高抵抗７ａ表
面に電子が過剰な状態になり、高抵抗素子の導電特性が
変調されるのを防止するために、ホウ素などのアクセプ
タ原子を微量に添加してもよい。
のアクセプタ原子を添加していないが、多結晶シリコン
の酸化膜７′を成長させたことにより薄膜高抵抗７ａ表
面に電子が過剰な状態になり、高抵抗素子の導電特性が
変調されるのを防止するために、ホウ素などのアクセプ
タ原子を微量に添加してもよい。
実施例２
本実施例は上記実施例１の高抵抗多結晶シリコン素子を
スタティック形ＭＯＳメモリセルの高抵抗負荷素子に用
いたものである。第５図は本実施例によるスタティック
形ＭＯＳメモリセルの平面レイアウト図を示すものであ
り、容易に理解できるよう図面を２つに分け（Ａ）には
メモリセルを構成する一対のクリップフロップＭＯ８）
−ランジスタＴＩ、Ｔ２と、２個の転送ＭＯＳトランジ
スタＴａ 、 Ｔ４ 、およびデータ線１９ａ、１９ｂ
とワード線１６ａの平面レイアウト図を示し、同図ＣＢ
）には高抵抗素子２０ｃ、２０ｄと電源電圧Ｖｃｃの給
電線２０ｅの平面レイアウト図を示している。同図（Ａ
）でメモリセルの駆動用ＭＯＳトランジスタＴ１の締ゲ
ート１６ｃは転送ＭＯＳトランジスタＴ４のｎ膨拡散層
領域１４ｆと駆動ＭＯＳトランジスタＴ２のｎ膨拡散層
領域１４ｄに接続孔１５ａおよび１５ｂを介して接続さ
れており、同様にＭＯＳトランジスタＴ２のゲート１６
ｂも転送ＭＯＳトランジスタＴ３のｎ膨拡散層領域１４
ｂと、駆動ＭＯＳトランジスタＴ１のｎ膨拡散層領域１
４ｂに接続されており、フリップフロップ回路が構成さ
れている。
スタティック形ＭＯＳメモリセルの高抵抗負荷素子に用
いたものである。第５図は本実施例によるスタティック
形ＭＯＳメモリセルの平面レイアウト図を示すものであ
り、容易に理解できるよう図面を２つに分け（Ａ）には
メモリセルを構成する一対のクリップフロップＭＯ８）
−ランジスタＴＩ、Ｔ２と、２個の転送ＭＯＳトランジ
スタＴａ 、 Ｔ４ 、およびデータ線１９ａ、１９ｂ
とワード線１６ａの平面レイアウト図を示し、同図ＣＢ
）には高抵抗素子２０ｃ、２０ｄと電源電圧Ｖｃｃの給
電線２０ｅの平面レイアウト図を示している。同図（Ａ
）でメモリセルの駆動用ＭＯＳトランジスタＴ１の締ゲ
ート１６ｃは転送ＭＯＳトランジスタＴ４のｎ膨拡散層
領域１４ｆと駆動ＭＯＳトランジスタＴ２のｎ膨拡散層
領域１４ｄに接続孔１５ａおよび１５ｂを介して接続さ
れており、同様にＭＯＳトランジスタＴ２のゲート１６
ｂも転送ＭＯＳトランジスタＴ３のｎ膨拡散層領域１４
ｂと、駆動ＭＯＳトランジスタＴ１のｎ膨拡散層領域１
４ｂに接続されており、フリップフロップ回路が構成さ
れている。
高抵抗素子は同図（Ｂ）に示されているように、前記Ｍ
ＯＳトランジスタＴｌ 、 Ｔ２ 、 Ｔｓ ＋ Ｔ４
上にレイアウトされており、低抵抗多結晶シリコン２０
ａ、２０ｂとＮ膨拡散層領域１４ｂ。
ＯＳトランジスタＴｌ 、 Ｔ２ 、 Ｔｓ ＋ Ｔ４
上にレイアウトされており、低抵抗多結晶シリコン２０
ａ、２０ｂとＮ膨拡散層領域１４ｂ。
１４ｆ上に開口された接続孔１７ａ、１７ｂを通してｎ
膨拡散層領域１４ｂ、１４ｆに接続されている。メモリ
セルに供給される微小電流は、低抵抗多結晶シリコン膜
で形成されている電源電圧Ｖｃｃの給電線２０ｅから高
抵抗部２０ｃ、２０ｄを通り、接続孔１７ａ、１７ｂを
介してＭＯＳトランジスタのｎ膨拡散層１４ｂ、１４ｆ
に供給される。
膨拡散層領域１４ｂ、１４ｆに接続されている。メモリ
セルに供給される微小電流は、低抵抗多結晶シリコン膜
で形成されている電源電圧Ｖｃｃの給電線２０ｅから高
抵抗部２０ｃ、２０ｄを通り、接続孔１７ａ、１７ｂを
介してＭＯＳトランジスタのｎ膨拡散層１４ｂ、１４ｆ
に供給される。
第６図は本実施例によるスタティックＭＯＳメモリセル
の断面構図であり、第５図（Ａ）、（Ｂ）に示した平面
レイアウト図のｘ−ｘ’切断面における断面を示してい
る。第６図においてゲート電極ＩＧａは転送ＭＯＳトラ
ンジスタのワード線。
の断面構図であり、第５図（Ａ）、（Ｂ）に示した平面
レイアウト図のｘ−ｘ’切断面における断面を示してい
る。第６図においてゲート電極ＩＧａは転送ＭＯＳトラ
ンジスタのワード線。
ゲート電極１６ｂは駆１１）ＪＭＯＳトランジスタのゲ
ートであり、いづれもｎ形シリコン基板１内に形成され
たｐ形つェル２１中に形成されたｎチャネルＭｏＳトラ
ンジスタである。高抵抗多結晶シリコン薄膜２０ｄはＭ
ＯＳトランジスタ上の層間絶縁膜２５上に１０〜１１０
０ｎの厚さに形成され。
ートであり、いづれもｎ形シリコン基板１内に形成され
たｐ形つェル２１中に形成されたｎチャネルＭｏＳトラ
ンジスタである。高抵抗多結晶シリコン薄膜２０ｄはＭ
ＯＳトランジスタ上の層間絶縁膜２５上に１０〜１１０
０ｎの厚さに形成され。
表面には厚さ５０〜１１００ｎの多結晶シリコンの酸化
膜が形成され１両端には厚さ１００〜２００ｎｍの低抵
抗多結晶シリコン２０ｂ、２０ｅが形成されている。
膜が形成され１両端には厚さ１００〜２００ｎｍの低抵
抗多結晶シリコン２０ｂ、２０ｅが形成されている。
次に、第７図（Ａ）〜（Ｅ）を用いて本実施例によるス
タティック形ＭＯＳメモリセルの製造プロセスについて
説明する。まず、比抵抗１０Ω■のｎ形シリコン基板１
中にｐ形つェル２１を形成し、ＬＯＣＯ５法を用いてフ
ィールド酸化膜２２を形成し。
タティック形ＭＯＳメモリセルの製造プロセスについて
説明する。まず、比抵抗１０Ω■のｎ形シリコン基板１
中にｐ形つェル２１を形成し、ＬＯＣＯ５法を用いてフ
ィールド酸化膜２２を形成し。
能動素子領域にゲート酸化膜２３を形成した後、ゲート
電極を直接ＭＯＳトランジスタの拡散層に接続する部分
のゲート酸化膜２３をホトリソグラフィとフッ酸を用い
たウェットエツチングを行ない、続いて通常のＭＯＳト
ランジスタの製造方法に従いｎ膨長結晶シリコンを材料
としたゲート１α極１６ａ、１６ｂを形成し、ソース・
ドレインとなるｎ形波散層２４を形成する（第７図Ａ）
。次に層間絶縁膜として高温低圧ＣＶＤ法により５ｉＯ
ｚ膜２５を堆積し、高抵抗素子とＭＯＳトランジスタの
拡散層を接続する部分のＳｉＯ２膜２５にホトリソグラ
フィとドライエツチングを用いて接続孔２７を開口する
（第７図Ｂ）６次に厚さ１００〜２００ｎｍの多結晶シ
リコン膜２０をＬＰＣＶＤ法により堆積し、ホトリソグ
ラフィとドライエツチングにより、多結晶シリコン膜２
０を加工する（第７図Ｃ）。次に、前記多結晶シリコン
膜２０の表面上に１０〜５０ｎｍの酸化膜１０を形成し
、続いて厚さ１０〜１１００ｎのシリコン窒化膜１１を
ＬＰＣＶＤ法を用いて堆積し、ホトリソグラフィとドラ
イエツチングにより、高抵抗領域となる部分のシリコン
窒化膜をエツチングする（第７図Ｄ）。次に例えば温度
９００℃、圧カフ気圧の酸素雰囲気中でシリコン窒化膜
１１をマスクにして多結晶シリコン膜２０の一部を酸化
し、厚さ１００〜１５０ｎｍの厚さの酸化膜２０’ と
薄膜高抵抗多結晶シリコン膜２０ｄを形成する。
電極を直接ＭＯＳトランジスタの拡散層に接続する部分
のゲート酸化膜２３をホトリソグラフィとフッ酸を用い
たウェットエツチングを行ない、続いて通常のＭＯＳト
ランジスタの製造方法に従いｎ膨長結晶シリコンを材料
としたゲート１α極１６ａ、１６ｂを形成し、ソース・
ドレインとなるｎ形波散層２４を形成する（第７図Ａ）
。次に層間絶縁膜として高温低圧ＣＶＤ法により５ｉＯ
ｚ膜２５を堆積し、高抵抗素子とＭＯＳトランジスタの
拡散層を接続する部分のＳｉＯ２膜２５にホトリソグラ
フィとドライエツチングを用いて接続孔２７を開口する
（第７図Ｂ）６次に厚さ１００〜２００ｎｍの多結晶シ
リコン膜２０をＬＰＣＶＤ法により堆積し、ホトリソグ
ラフィとドライエツチングにより、多結晶シリコン膜２
０を加工する（第７図Ｃ）。次に、前記多結晶シリコン
膜２０の表面上に１０〜５０ｎｍの酸化膜１０を形成し
、続いて厚さ１０〜１１００ｎのシリコン窒化膜１１を
ＬＰＣＶＤ法を用いて堆積し、ホトリソグラフィとドラ
イエツチングにより、高抵抗領域となる部分のシリコン
窒化膜をエツチングする（第７図Ｄ）。次に例えば温度
９００℃、圧カフ気圧の酸素雰囲気中でシリコン窒化膜
１１をマスクにして多結晶シリコン膜２０の一部を酸化
し、厚さ１００〜１５０ｎｍの厚さの酸化膜２０’ と
薄膜高抵抗多結晶シリコン膜２０ｄを形成する。
（第７図Ｅ）、高圧酸化法を用いる理由は、既に形成し
ているＭＯＳトランジスタのソース、ドレイン拡散層２
４の不純物分布の変化を小さくするためである１次に、
実施例１と同様にして多結晶シリコンの低抵抗部２０ｂ
、２０ｅを形成し、シリコン酸化膜とリンを含んだシリ
コン酸化膜（ＰＳＧ股）の２層層間絶縁膜２６を堆積し
、コンタクトホール１８ｂを形成し、アルミニウム電極
１９ｂを形成する。（第６図）。なお、上記製造方法は
メモリセル内にＮチャネルＭｏＳトランジスタが使用さ
れている場合であるが、メモリの周辺回路では相補型Ｍ
ＯＳトランジスタ（ＣＭＯＳトランジスタ）を使用して
いるため、ｐチャネルＭＯＳトランジスタも形成する通
常の０ＭＯ５の製造方法を用いてもよい。また、ｐチャ
ネルＭＯＳトランジスタのソース、ドレイン拡散層の不
純物には拡散係数が比較的大きなボロンを用いているた
めに、熱処理工程が必要な高抵抗素子を形成した後にｐ
チャネルの拡散層を形成して、ｐチャネルの拡散層深さ
を浅くすることもできる。
ているＭＯＳトランジスタのソース、ドレイン拡散層２
４の不純物分布の変化を小さくするためである１次に、
実施例１と同様にして多結晶シリコンの低抵抗部２０ｂ
、２０ｅを形成し、シリコン酸化膜とリンを含んだシリ
コン酸化膜（ＰＳＧ股）の２層層間絶縁膜２６を堆積し
、コンタクトホール１８ｂを形成し、アルミニウム電極
１９ｂを形成する。（第６図）。なお、上記製造方法は
メモリセル内にＮチャネルＭｏＳトランジスタが使用さ
れている場合であるが、メモリの周辺回路では相補型Ｍ
ＯＳトランジスタ（ＣＭＯＳトランジスタ）を使用して
いるため、ｐチャネルＭＯＳトランジスタも形成する通
常の０ＭＯ５の製造方法を用いてもよい。また、ｐチャ
ネルＭＯＳトランジスタのソース、ドレイン拡散層の不
純物には拡散係数が比較的大きなボロンを用いているた
めに、熱処理工程が必要な高抵抗素子を形成した後にｐ
チャネルの拡散層を形成して、ｐチャネルの拡散層深さ
を浅くすることもできる。
本実施例によれば、スタティックＭＯＳメモリセルの高
抵抗素子上に自己整合的に厚い酸化膜を形成することが
できるため、メモリセル内のアルミニウム配線に印加さ
れている電位やプラズマ窒化膜などを用いたパッシベー
ション膜の電荷による電界効果を低減させることができ
るため、抵抗値が安定した高抵抗素子を有するスタティ
ックＭＯＳメモリセルを提供することができる。
抵抗素子上に自己整合的に厚い酸化膜を形成することが
できるため、メモリセル内のアルミニウム配線に印加さ
れている電位やプラズマ窒化膜などを用いたパッシベー
ション膜の電荷による電界効果を低減させることができ
るため、抵抗値が安定した高抵抗素子を有するスタティ
ックＭＯＳメモリセルを提供することができる。
本発明によれば、高集積のスタティックＭＯＳメモリセ
ルに好適な、微細で抵抗値の高い高抵抗多結晶シリコン
膜を製造工程数を２〜３工程増加するだけで容易に形成
することができる。
ルに好適な、微細で抵抗値の高い高抵抗多結晶シリコン
膜を製造工程数を２〜３工程増加するだけで容易に形成
することができる。
第１図は本発明による高抵抗素子の断面構造図、第２図
はスタティックＭ ＯＳメモリセルの等価回路図、第３
図は従来のスタティックＭＯＳメモリセルの高抵抗部の
断面構造図、第４回、第７図は本発明の一実施例の製造
工程を示す断面図、第５図は本発明の一実施例の平面レ
イアウト図、第６図は本発明の実施例になる半導体装置
の断面図である。 １・・・シリコン基板、２，６，７，８，１０，１２゜
２２．２５，２６，２０’・・・シリコン酸化膜、３゜
１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆ、２
４・・・不純物領域、４，２３・・・ゲート酸化膜。 ５．１６ｂ、１６ｃ・・ゲート電極、７・・・多結晶シ
リコン膜、７ｂ、７ｂ’ 、２０ａ、２０ｂ、２０ｅ・
・・低抵抗多結晶シリコン膜、７ａ、２０ｃ。 ２０ｄ・・・高抵抗多結晶シリコン膜、９・・・アルミ
ニウム電極、１１・・・シリコン窒化膜、１３・・・ヒ
素イオン、１５ａ、１５ｂ、１５ｃ、１７ａ、１７ｔｚ
１８ａ、１８ｂ・・・接続孔、２１・・・Ｐ形つェル、
２６’−ＰＳＧ膜、１９ａ、１９ｂ・＝データ線（アル
ミニウム電極）、１６ａ・・・ワード線（ゲー第 ／
コ 第 ２ 図 ＼）ＣＣ 第 ３ 図 ７ｂ、７Ｉり′Ｉ’ｒ？、；ｎ−’９ｐｖ−ａ＞Ｊ３ノ
アｂ％′、〜７（１ｙ晒７・）り。 躬 ５ 図 （Ａ） （Ｂ） Ｘ′ ： Ｘ・ １５ ６ 図
はスタティックＭ ＯＳメモリセルの等価回路図、第３
図は従来のスタティックＭＯＳメモリセルの高抵抗部の
断面構造図、第４回、第７図は本発明の一実施例の製造
工程を示す断面図、第５図は本発明の一実施例の平面レ
イアウト図、第６図は本発明の実施例になる半導体装置
の断面図である。 １・・・シリコン基板、２，６，７，８，１０，１２゜
２２．２５，２６，２０’・・・シリコン酸化膜、３゜
１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆ、２
４・・・不純物領域、４，２３・・・ゲート酸化膜。 ５．１６ｂ、１６ｃ・・ゲート電極、７・・・多結晶シ
リコン膜、７ｂ、７ｂ’ 、２０ａ、２０ｂ、２０ｅ・
・・低抵抗多結晶シリコン膜、７ａ、２０ｃ。 ２０ｄ・・・高抵抗多結晶シリコン膜、９・・・アルミ
ニウム電極、１１・・・シリコン窒化膜、１３・・・ヒ
素イオン、１５ａ、１５ｂ、１５ｃ、１７ａ、１７ｔｚ
１８ａ、１８ｂ・・・接続孔、２１・・・Ｐ形つェル、
２６’−ＰＳＧ膜、１９ａ、１９ｂ・＝データ線（アル
ミニウム電極）、１６ａ・・・ワード線（ゲー第 ／
コ 第 ２ 図 ＼）ＣＣ 第 ３ 図 ７ｂ、７Ｉり′Ｉ’ｒ？、；ｎ−’９ｐｖ−ａ＞Ｊ３ノ
アｂ％′、〜７（１ｙ晒７・）り。 躬 ５ 図 （Ａ） （Ｂ） Ｘ′ ： Ｘ・ １５ ６ 図
Claims (1)
- １、シリコン基板上に絶縁膜を介して形成され、両端に
低抵抗部を有する高抵抗多結晶シリコン膜において、高
抵抗部の多結晶シリコン膜の膜厚が低抵抗部の多結晶シ
リコン膜の膜厚より薄くなるよう高抵抗多結晶シリコン
膜の表面の選択的に酸化する工程と、荷多結晶シリコン
の酸化膜をイオン打込みのマスクにして低抵抗部を自己
整合的に形成する工程とを有することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61242915A JPS6398145A (ja) | 1986-10-15 | 1986-10-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61242915A JPS6398145A (ja) | 1986-10-15 | 1986-10-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6398145A true JPS6398145A (ja) | 1988-04-28 |
Family
ID=17096104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61242915A Pending JPS6398145A (ja) | 1986-10-15 | 1986-10-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6398145A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0895280A3 (en) * | 1990-05-31 | 2000-05-31 | STMicroelectronics, Inc. | Method for forming different regions with high and low resistance values in a single polycrystalline silicon layer and structure produced by the same |
-
1986
- 1986-10-15 JP JP61242915A patent/JPS6398145A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0895280A3 (en) * | 1990-05-31 | 2000-05-31 | STMicroelectronics, Inc. | Method for forming different regions with high and low resistance values in a single polycrystalline silicon layer and structure produced by the same |
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