JPH0258275A - 電源容量回路 - Google Patents
電源容量回路Info
- Publication number
- JPH0258275A JPH0258275A JP63209915A JP20991588A JPH0258275A JP H0258275 A JPH0258275 A JP H0258275A JP 63209915 A JP63209915 A JP 63209915A JP 20991588 A JP20991588 A JP 20991588A JP H0258275 A JPH0258275 A JP H0258275A
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- Japan
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- mos transistor
- power supply
- gate
- source
- drain
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体素子内部の電源ＶＤＤ、ＶＳ９の振れ
を少なくするようにＭＯＳトランジスタ容量を挿入した
電源容量回路に関する。
を少なくするようにＭＯＳトランジスタ容量を挿入した
電源容量回路に関する。
−ｍに、半導体素子内部の電源Ｖ ｏｏ＋ Ｖ ｓｓは
、出力バッファのチャージアップあるいはディスチャー
ジによって、振れることがある。これら電源Ｖｓ５．
Ｖ、Ｄが振れると、半導体素子内のＭＯＳトランジスタ
のしきい値ＶＴが変化し、誤動作を起こす恐れがある。
、出力バッファのチャージアップあるいはディスチャー
ジによって、振れることがある。これら電源Ｖｓ５．
Ｖ、Ｄが振れると、半導体素子内のＭＯＳトランジスタ
のしきい値ＶＴが変化し、誤動作を起こす恐れがある。
この電源電圧Ｖｇ５．Ｖ（，０の振れを少なくするため
に、例えば第３図の様に、ＭＯＳトランジスタ７のゲー
トを電源Ｖｌ）Ｄに、そのソースおよびドレインを電源
Ｖ５ｓに接続し、電源ＶＯＯに発生したノイズをＭＯＳ
トランジスタ７のゲート容量で吸収し、電源の振れを少
なくしていた。
に、例えば第３図の様に、ＭＯＳトランジスタ７のゲー
トを電源Ｖｌ）Ｄに、そのソースおよびドレインを電源
Ｖ５ｓに接続し、電源ＶＯＯに発生したノイズをＭＯＳ
トランジスタ７のゲート容量で吸収し、電源の振れを少
なくしていた。
上述した従来の電源容量回路であると、ＭＯＳトランジ
スタ７のゲートが直接電源ＶＤＤに接続されているため
、電源に異常電圧、例えば静電気が加わったような場合
は、非常に薄いゲート酸化膜が破損し、ゲート、ドレイ
ンあるいはソース間でショート（短絡）することもある
という問題があった。
スタ７のゲートが直接電源ＶＤＤに接続されているため
、電源に異常電圧、例えば静電気が加わったような場合
は、非常に薄いゲート酸化膜が破損し、ゲート、ドレイ
ンあるいはソース間でショート（短絡）することもある
という問題があった。
本発明の目的は、このような問題を解決し、容量素子の
ソース・ドレインとゲート間に、電源ＶＤＤＶ５ｓ間に
加わる電圧を直接印加しない様にしてゲート酸化膜の破
損を防止し、信頼性を高めた電源容量回路を提供するこ
とにある。
ソース・ドレインとゲート間に、電源ＶＤＤＶ５ｓ間に
加わる電圧を直接印加しない様にしてゲート酸化膜の破
損を防止し、信頼性を高めた電源容量回路を提供するこ
とにある。
本発明の電源容量回路の構成は、電源（あるいは接地）
に第１のＭＯＳトランジスタのソースおよびドレインを
共通接続して接続し、この第１のＭＯ３トランジスタの
ゲートを第２のＭＯＳトランジスタのソース（あるいは
ドレイン）に接続し、この第２のＭＯＳトランジスタの
ドレイン（あるいはソース）を接地（あるいは電源）に
接続し、この第２のＭＯＳトランジスタのゲートをこの
第２のＭＯＳトランジスタが常時オンとなる回路に接続
したことを特徴とする。
に第１のＭＯＳトランジスタのソースおよびドレインを
共通接続して接続し、この第１のＭＯ３トランジスタの
ゲートを第２のＭＯＳトランジスタのソース（あるいは
ドレイン）に接続し、この第２のＭＯＳトランジスタの
ドレイン（あるいはソース）を接地（あるいは電源）に
接続し、この第２のＭＯＳトランジスタのゲートをこの
第２のＭＯＳトランジスタが常時オンとなる回路に接続
したことを特徴とする。
〔実施例〕
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。本実施例に
おいて、ＭＯＳトランジスタ１ （Ｄ＋ ）は、ソース
・ドレインを電源ＶＤｏに直接接続し、そのゲートはＭ
ＯＳトランジスタ２ （Ｎｌ ）のドレインに接続して
いる。このＭＯＳトランジスタ２ （Ｎｌ ）のソース
は、接地Ｖｓｓに接続しているため、ＭＯＳトランジス
タ１のゲートは直接接地ＶＳＳに接続されておらず、電
源Ｖ ＤＤ −Ｖ ５５間に加わる異常電圧によって、
ＭＯ３）ランジスタ１のゲート酸化膜が破壊される恐れ
はない。
おいて、ＭＯＳトランジスタ１ （Ｄ＋ ）は、ソース
・ドレインを電源ＶＤｏに直接接続し、そのゲートはＭ
ＯＳトランジスタ２ （Ｎｌ ）のドレインに接続して
いる。このＭＯＳトランジスタ２ （Ｎｌ ）のソース
は、接地Ｖｓｓに接続しているため、ＭＯＳトランジス
タ１のゲートは直接接地ＶＳＳに接続されておらず、電
源Ｖ ＤＤ −Ｖ ５５間に加わる異常電圧によって、
ＭＯ３）ランジスタ１のゲート酸化膜が破壊される恐れ
はない。
また、ＭＯ３）ランジスタ４ （Ｄ２ ）のソース、ド
レインは、接地ＶＳＳに接続し、そのゲートはＭＯＳト
ランジスタ３（Ｐ＋）のドレインに接続している。この
ＭＯＳトランジスタ３のソースは電源ＶＤｔｌに接続し
ており、やはりＭＯＳトランジスタ３のゲートは直接電
源■ＤＤに接続しておらずそのゲート酸化膜が破壊する
恐れはない。
レインは、接地ＶＳＳに接続し、そのゲートはＭＯＳト
ランジスタ３（Ｐ＋）のドレインに接続している。この
ＭＯＳトランジスタ３のソースは電源ＶＤｔｌに接続し
ており、やはりＭＯＳトランジスタ３のゲートは直接電
源■ＤＤに接続しておらずそのゲート酸化膜が破壊する
恐れはない。
次に、この電源容量回路の動作を説明する。電源投入後
において接続点Ａ、Ｂは不安定であるが電源■ｐＤとＶ
ｓｓの電位差が大きくなっていくと、点Ａの電位が除々
に上がり、ＭＯＳトランジスタ２ （Ｎｌ ）は、オン
となり、点Ｂの電位を下げようとする。電源ＶＤＤと点
Ｂの電位差が大きくなると、ＭＯ，Ｓ）ランジスタ３
（Ｐ＋ ）がオンとなり、点Ａの電位を上げようとする
。この点Ａｃｆ）ｉ位が上がるとＭＯ３）ランジスタ２
（Ｎ１）がオンとなり、さらに点Ｂの電位を下げる様に
動作する。
において接続点Ａ、Ｂは不安定であるが電源■ｐＤとＶ
ｓｓの電位差が大きくなっていくと、点Ａの電位が除々
に上がり、ＭＯＳトランジスタ２ （Ｎｌ ）は、オン
となり、点Ｂの電位を下げようとする。電源ＶＤＤと点
Ｂの電位差が大きくなると、ＭＯ，Ｓ）ランジスタ３
（Ｐ＋ ）がオンとなり、点Ａの電位を上げようとする
。この点Ａｃｆ）ｉ位が上がるとＭＯ３）ランジスタ２
（Ｎ１）がオンとなり、さらに点Ｂの電位を下げる様に
動作する。
この様に本実施例の電源容量回路を正帰還によって点Ａ
の電位は電源電圧ＶＤＤに、点Ｂの電位は接地電位Ｖｓ
、におちつく。これが電源ＶＤＤ、 ＶｓＳの安定状態
となる。またこの時のＭＯＳトランジスタ１．４’
（Ｄｌ、Ｄ２ ）のそれぞれのゲートは電源Ｖ ｓｓ、
Ｖ ｎｏの電位であるからチャージアップされている
。
の電位は電源電圧ＶＤＤに、点Ｂの電位は接地電位Ｖｓ
、におちつく。これが電源ＶＤＤ、 ＶｓＳの安定状態
となる。またこの時のＭＯＳトランジスタ１．４’
（Ｄｌ、Ｄ２ ）のそれぞれのゲートは電源Ｖ ｓｓ、
Ｖ ｎｏの電位であるからチャージアップされている
。
ここで電源ＶＤＤにノイズが重畳された場合、ＭＯＳト
ランジスタ１ （Ｄ＋ ）によって吸収され、ＭＯＳト
ランジスタ２ （Ｎｔ ）によって接地ＶＳｇにノイズ
によって発生した電荷を逃がすよう動作し、これによっ
て電源ＶＤＤに発生するノイズが吸収される。また、接
地Ｖｇｓに発生したノイズも同様にＭＯＳトランジスタ
４ （Ｄ２ ）とＭＯＳトランジスタ３（Ｐ＋）によっ
て吸収される。
ランジスタ１ （Ｄ＋ ）によって吸収され、ＭＯＳト
ランジスタ２ （Ｎｔ ）によって接地ＶＳｇにノイズ
によって発生した電荷を逃がすよう動作し、これによっ
て電源ＶＤＤに発生するノイズが吸収される。また、接
地Ｖｇｓに発生したノイズも同様にＭＯＳトランジスタ
４ （Ｄ２ ）とＭＯＳトランジスタ３（Ｐ＋）によっ
て吸収される。
第２図は本発明の第２の実施例の回路図である。本実施
例のＭＯＳ）ランジスタ５ （Ｐ３ ）のソース・ドレ
インは電源■。０に接続され、そのゲートはＭＯＳトラ
ンジスタ６（Ｎ２）のドレインに接続されている。この
ＭＯ３）ランジスタロのソースは接地■ｓｓに接続され
、そのゲートは拡散抵抗Ｒ２を通して電源ＶＤＤに接続
されている。このＭＯ３）ランジスタ５ （Ｄ３ ）の
ゲートは直接接地Ｖｓｓに接続されていないため、ゲー
ト破壊が起らないという利点がある。
例のＭＯＳ）ランジスタ５ （Ｐ３ ）のソース・ドレ
インは電源■。０に接続され、そのゲートはＭＯＳトラ
ンジスタ６（Ｎ２）のドレインに接続されている。この
ＭＯ３）ランジスタロのソースは接地■ｓｓに接続され
、そのゲートは拡散抵抗Ｒ２を通して電源ＶＤＤに接続
されている。このＭＯ３）ランジスタ５ （Ｄ３ ）の
ゲートは直接接地Ｖｓｓに接続されていないため、ゲー
ト破壊が起らないという利点がある。
以上説明した様に本発明の電源容量回路のＭＯＳトラン
ジスタのゲートを直接電源ＶＤＤあるいはＶｇｇに接続
せず、他のＭＯ３）ランジスタを介して接続することに
より、電源■ＤＤ、■ｓ５で発生したノイズを吸収する
ことができると共に、ＭＯ３トランジスタのゲートが直
接電源ＶＤＤあるいはＶＳＳに接続されていないため、
電源Ｖ。ｏｖｓｓ間に異常電圧が加わってもゲート破壊
を起こす恐れがないという効果がある。
ジスタのゲートを直接電源ＶＤＤあるいはＶｇｇに接続
せず、他のＭＯ３）ランジスタを介して接続することに
より、電源■ＤＤ、■ｓ５で発生したノイズを吸収する
ことができると共に、ＭＯ３トランジスタのゲートが直
接電源ＶＤＤあるいはＶＳＳに接続されていないため、
電源Ｖ。ｏｖｓｓ間に異常電圧が加わってもゲート破壊
を起こす恐れがないという効果がある。
第１図、第２図は本発明の第１および第２の実施例の電
源容量回路の回路図、第３図は従来の電源容量回路の一
例の回路図である。 １．４，５．７・・・ＭＯＳトランジスタ（Ｄｌ〜Ｄ４
）、２．６・・・ＭＯＳトランジスタ（ＮＩＮ２）、３
・・・ＭＯＳトランジスタ（Ｐ＋ ）、Ｒ。 Ｒ２・・・拡散抵抗。
源容量回路の回路図、第３図は従来の電源容量回路の一
例の回路図である。 １．４，５．７・・・ＭＯＳトランジスタ（Ｄｌ〜Ｄ４
）、２．６・・・ＭＯＳトランジスタ（ＮＩＮ２）、３
・・・ＭＯＳトランジスタ（Ｐ＋ ）、Ｒ。 Ｒ２・・・拡散抵抗。
Claims (1)
- 電源（あるいは接地）に第１のＭＯＳトランジスタのソ
ースおよびドレインを共通接続して接続し、この第１の
ＭＯＳトランジスタのゲートを第２のＭＯＳトランジス
タのソース（あるいはドレイン）に接続し、この第２の
ＭＯＳトランジスタのドレイン（あるいはソース）を接
地（あるいは電源）に接続し、この第２のＭＯＳトラン
ジスタのゲートをこの第２のＭＯＳトランジスタが常時
オンとなる回路に接続したことを特徴とする電源容量回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63209915A JP2676807B2 (ja) | 1988-08-23 | 1988-08-23 | 電源容量回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63209915A JP2676807B2 (ja) | 1988-08-23 | 1988-08-23 | 電源容量回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0258275A true JPH0258275A (ja) | 1990-02-27 |
| JP2676807B2 JP2676807B2 (ja) | 1997-11-17 |
Family
ID=16580767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63209915A Expired - Fee Related JP2676807B2 (ja) | 1988-08-23 | 1988-08-23 | 電源容量回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2676807B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007234857A (ja) * | 2006-03-01 | 2007-09-13 | Matsushita Electric Ind Co Ltd | 半導体集積回路および半導体集積回路の設計方法 |
| JP2007273846A (ja) * | 2006-03-31 | 2007-10-18 | Fujitsu Ltd | デカップリングコンデンサ及び半導体集積回路装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114204933B (zh) | 2020-11-09 | 2025-07-01 | 台湾积体电路制造股份有限公司 | 集成电路及其操作方法 |
| DE102021102964B4 (de) | 2020-11-09 | 2025-04-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrierte schaltung und ein betriebsverfahren dafür |
-
1988
- 1988-08-23 JP JP63209915A patent/JP2676807B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007234857A (ja) * | 2006-03-01 | 2007-09-13 | Matsushita Electric Ind Co Ltd | 半導体集積回路および半導体集積回路の設計方法 |
| JP2007273846A (ja) * | 2006-03-31 | 2007-10-18 | Fujitsu Ltd | デカップリングコンデンサ及び半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2676807B2 (ja) | 1997-11-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |