JPH02196469A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02196469A JPH02196469A JP1015600A JP1560089A JPH02196469A JP H02196469 A JPH02196469 A JP H02196469A JP 1015600 A JP1015600 A JP 1015600A JP 1560089 A JP1560089 A JP 1560089A JP H02196469 A JPH02196469 A JP H02196469A
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- JP
- Japan
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- voltage
- channel mos
- mos transistor
- transistor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要］
半導体装置特にＰチャネルＭＯ３！−ランジスタの基板
バイアスに関し、 ＰチャネルＭＯ３Ｉ−ランジスタのリーク電流や拡ｉｉ
容量の低減を目的とし、 ＰチャネルＭＯＳトランジスタの基板（基板またはウェ
ル）には外部電源からの電圧を印加し、該トランジスタ
のソース、ドレインにはそれより低い内部または外部の
電圧を印加するように構成する。
バイアスに関し、 ＰチャネルＭＯ３Ｉ−ランジスタのリーク電流や拡ｉｉ
容量の低減を目的とし、 ＰチャネルＭＯＳトランジスタの基板（基板またはウェ
ル）には外部電源からの電圧を印加し、該トランジスタ
のソース、ドレインにはそれより低い内部または外部の
電圧を印加するように構成する。
本発明は、半導体装置特にＰチャネルＭＯＳトランジス
タの基板（またはウェル）へのバックバイアスに関する
。
タの基板（またはウェル）へのバックバイアスに関する
。
近年のＭＯＳ ＩＣは高速化や低消費電力化の要求に伴
い、各ＭＯＳトランジスタのリーク電流や拡散層容量を
低減する課題に直面している。
い、各ＭＯＳトランジスタのリーク電流や拡散層容量を
低減する課題に直面している。
従来の半導体装置では、ＮチャネルＭＯＳトランジスタ
部の基板またはウェルに負のバイアスを印加する基板バ
イアス・ジェネレータを搭載し、該トランジスタのリー
ク電流や拡散層容量を低減している。
部の基板またはウェルに負のバイアスを印加する基板バ
イアス・ジェネレータを搭載し、該トランジスタのリー
ク電流や拡散層容量を低減している。
ところが、ＰチャネルＭＯ３）ランジスク部で基板バイ
アスを印加するには、ソースに印加する電源電圧、ドレ
インに印加する零〜電源電圧より高い電圧を安定して供
給せねばならず、これをＩＣ内部で発生することは現実
には不可能である。
アスを印加するには、ソースに印加する電源電圧、ドレ
インに印加する零〜電源電圧より高い電圧を安定して供
給せねばならず、これをＩＣ内部で発生することは現実
には不可能である。
第５図はＰチャネルＭＯＳトランジスタべの基板バイア
スの説明図で、１１はＰ型基板、１２はＮ型ウェル、１
３はソース（Ｓ）、１４はドレイン（Ｄ）、１５はゲー
ト（Ｇ）である。これはＰ基板から出発する場合である
が、Ｎ基板を用いるならＮウェルは形成せず、ソース、
ドレインは直接績Ｎ基板に形成する。通常ソース１３に
は外部電源ＶＣＣをそのまま印加し、ドレイン１４やゲ
ート１５の電圧はＯ”” Ｖ ｃ ｃの範囲で設定する
。
スの説明図で、１１はＰ型基板、１２はＮ型ウェル、１
３はソース（Ｓ）、１４はドレイン（Ｄ）、１５はゲー
ト（Ｇ）である。これはＰ基板から出発する場合である
が、Ｎ基板を用いるならＮウェルは形成せず、ソース、
ドレインは直接績Ｎ基板に形成する。通常ソース１３に
は外部電源ＶＣＣをそのまま印加し、ドレイン１４やゲ
ート１５の電圧はＯ”” Ｖ ｃ ｃの範囲で設定する
。
一般にウェル１２には■、ｃが印加されるが、これはソ
ース１３と同電位であるので基板バイアス効果は生じな
い。基板バイアス効果を生じさせるためには、ウェル１
２の印加電圧をＶＣＣ＋α（これでソースにαＶの基板
バイアスがか＼る）にしなければならないが、これをＩ
Ｃ内部で安定的に発生することは困難である（安定して
動作する昇圧回路を構成することは困難）。
ース１３と同電位であるので基板バイアス効果は生じな
い。基板バイアス効果を生じさせるためには、ウェル１
２の印加電圧をＶＣＣ＋α（これでソースにαＶの基板
バイアスがか＼る）にしなければならないが、これをＩ
Ｃ内部で安定的に発生することは困難である（安定して
動作する昇圧回路を構成することは困難）。
本発明は、ＰチャネルＭＯＳトランジスタ部の基板バイ
アスを現状の外部電源で可能にしようとするものである
。
アスを現状の外部電源で可能にしようとするものである
。
第１図は本発明の原理図で、ＱｐはＰチャネルＭＯＳト
ランジスタ、Ｇはそのゲート、Ｓはソース、Ｄはドレイ
ン、ＳＵＢはＮ型基板（またはＮ型ウェル） 、ＶＣＣ
Ｉ＋ ■ＣＣＺは２種類の電源（但し、Ｖ ｃｃ＋ ＞
Ｖ ｃｃｚ）である。
ランジスタ、Ｇはそのゲート、Ｓはソース、Ｄはドレイ
ン、ＳＵＢはＮ型基板（またはＮ型ウェル） 、ＶＣＣ
Ｉ＋ ■ＣＣＺは２種類の電源（但し、Ｖ ｃｃ＋ ＞
Ｖ ｃｃｚ）である。
第１の電ｔＸｖｃｃ＋ は外部から供給し、これをＮ型
基板ＳＵＢ （ウェルも含むが、以下単に基板という）
に印加する。Ｐ型のソースＳにはこれより低い第２の電
源ｖ ｃｃｚを印加し、ゲートＧとドレインＤには０〜
Ｖ ＣＣ２の適当な電圧を印加する。
基板ＳＵＢ （ウェルも含むが、以下単に基板という）
に印加する。Ｐ型のソースＳにはこれより低い第２の電
源ｖ ｃｃｚを印加し、ゲートＧとドレインＤには０〜
Ｖ ＣＣ２の適当な電圧を印加する。
このようにすると、トランジスタＱｐは正常に動作する
ことができ、しかも基板ＳＵＢとソースＳ、ドレインＤ
間には（Ｖｃｃ＋ Ｖｃｃｚ）以下のバンクバイア
スが印加される。この結果、ＰチャネルＭＯＳトランジ
スタＱｐのリーク電流が減少し、またソースＳやドレイ
ンＤのＰ′″拡散層とＮ型基板ＳＵＢとの間の容量も減
少する。
ことができ、しかも基板ＳＵＢとソースＳ、ドレインＤ
間には（Ｖｃｃ＋ Ｖｃｃｚ）以下のバンクバイア
スが印加される。この結果、ＰチャネルＭＯＳトランジ
スタＱｐのリーク電流が減少し、またソースＳやドレイ
ンＤのＰ′″拡散層とＮ型基板ＳＵＢとの間の容量も減
少する。
第２の電源ｖ ｃｃｚは外部から供給することもできる
が０．内部回路で発生ずれば外部電源やＩＣの電源端子
を増加させずに済む。特に、第１の電源■６６．を従来
と同じ電圧とする場合には、ユーザの電源関係の負担を
増加させずに済む利点がある。
が０．内部回路で発生ずれば外部電源やＩＣの電源端子
を増加させずに済む。特に、第１の電源■６６．を従来
と同じ電圧とする場合には、ユーザの電源関係の負担を
増加させずに済む利点がある。
〔実施例］
第２図は本発明の一実施例の回路図で、１は？’ｌＯＳ
ＩＣ１２は外部電源ＶＣＣＩから第２の電源Ｖ ＣＣ
２を作る内部降圧回路、３はＮチャネルＭＯＳトランジ
スタＱ、のＰ型基板に負の基板バイアスを印加するＮチ
ャネル部基板バイアス発生回路である。
ＩＣ１２は外部電源ＶＣＣＩから第２の電源Ｖ ＣＣ
２を作る内部降圧回路、３はＮチャネルＭＯＳトランジ
スタＱ、のＰ型基板に負の基板バイアスを印加するＮチ
ャネル部基板バイアス発生回路である。
負の基板バイアス発生回路３は既知のチャージポンプ回
路などにより容易に構成できる。
路などにより容易に構成できる。
第２図は、ＰチャネルＭＯＳトランジスタＱｐとＮチャ
ネルＭＯＳトランジスタＱ、を同一チップに形成し、こ
れらを直列に接続しゲートへは共通に入力電圧を印加す
るＣ−ＭＯＳインバータを例示しており、第２電源ｖ
ｃｅｚは該インバータの電源となる。このインバータの
ＮチャネルＭＯＳトランジスタＱ、のＰ型基板には基板
バイアス発生回路３からアース電位Ｖｓｓより低い負の
バイアス電圧が印加され、またＰチャネルＭＯ５Ｉ−ラ
ンジスタＱｐのＮ型基板にはソ７スに印加された第２電
源Ｖ ＣＣ２より高い外部電源Ｖ。９．が印加されてい
る。
ネルＭＯＳトランジスタＱ、を同一チップに形成し、こ
れらを直列に接続しゲートへは共通に入力電圧を印加す
るＣ−ＭＯＳインバータを例示しており、第２電源ｖ
ｃｅｚは該インバータの電源となる。このインバータの
ＮチャネルＭＯＳトランジスタＱ、のＰ型基板には基板
バイアス発生回路３からアース電位Ｖｓｓより低い負の
バイアス電圧が印加され、またＰチャネルＭＯ５Ｉ−ラ
ンジスタＱｐのＮ型基板にはソ７スに印加された第２電
源Ｖ ＣＣ２より高い外部電源Ｖ。９．が印加されてい
る。
従って、ＮチャネルのみならずＰチャネルでも基板バイ
アス効果を期待できるので、リーク電流や拡散層容量は
いずれのトランジスタでも減少し、高速化や低消費電力
化を図ることができる。
アス効果を期待できるので、リーク電流や拡散層容量は
いずれのトランジスタでも減少し、高速化や低消費電力
化を図ることができる。
一般に、トランジスタの微細化に伴なって生ずる耐圧低
下や信頼性低下の問題は、動作電源の電圧を低下させる
ことで防止できる。従って本回路のようにチップ内回路
の電源電圧ｖ ｃｃｚを外部から供給する電源電圧Ｖ
ＣＣＩより低いものとすることは、この点で有効である
。また、内部降圧回路２を用い、外部電源ＶＣＣＩは現
状のまま（例えば５Ｖ）とし、代りにＩＣ内部で該内部
降圧回路によりそれより低い電源Ｖｃｃｚ （例えば３
Ｖ）を作ると、ユーザの電源装置関係の負担を増加させ
ないようにすることができる。第３図に内部降圧回路２
の具体例を示す。
下や信頼性低下の問題は、動作電源の電圧を低下させる
ことで防止できる。従って本回路のようにチップ内回路
の電源電圧ｖ ｃｃｚを外部から供給する電源電圧Ｖ
ＣＣＩより低いものとすることは、この点で有効である
。また、内部降圧回路２を用い、外部電源ＶＣＣＩは現
状のまま（例えば５Ｖ）とし、代りにＩＣ内部で該内部
降圧回路によりそれより低い電源Ｖｃｃｚ （例えば３
Ｖ）を作ると、ユーザの電源装置関係の負担を増加させ
ないようにすることができる。第３図に内部降圧回路２
の具体例を示す。
これはＭＯＳ）ランジスタＱｌのゲートをドレインに接
続したもので、該トランジスタＱ１の閾値電圧Ｖいだけ
電源電圧ＶＣＣを降下した電圧が得られる。これは極め
て単純な回路であるが実用的である。
続したもので、該トランジスタＱ１の閾値電圧Ｖいだけ
電源電圧ＶＣＣを降下した電圧が得られる。これは極め
て単純な回路であるが実用的である。
本発明のＰチャネルＭＯＳトランジスタ部の基板バイア
スはＤＲＡＭに適用すると効果的である。ダイナミック
型のメモリセルは第４図（ｂ）のようにトランジスタと
容量Ｃからなるが、このトランジスタとしてはＮチャネ
ルＭＯＳトランジスタが一般的である。しかしＮチャネ
ル型のメモリセルは既知のようにα線照射によるソフト
エラー発生の問題がある。この点、Ｐチャネル型のメモ
リセルはソフトエラー耐性に強いというメリットがある
。
スはＤＲＡＭに適用すると効果的である。ダイナミック
型のメモリセルは第４図（ｂ）のようにトランジスタと
容量Ｃからなるが、このトランジスタとしてはＮチャネ
ルＭＯＳトランジスタが一般的である。しかしＮチャネ
ル型のメモリセルは既知のようにα線照射によるソフト
エラー発生の問題がある。この点、Ｐチャネル型のメモ
リセルはソフトエラー耐性に強いというメリットがある
。
しかしＰチャネル型メモリセルは、埋込みチャネルのた
めソース・ドレイン間のリーク電流が太き（、実用でき
なかった。
めソース・ドレイン間のリーク電流が太き（、実用でき
なかった。
Ｐチャネル型のメモリセルでは、バックバイアスがない
と、第４図（Ｃ）のようにゲート電圧Ｖｇ＝０でもドレ
イン電流１ｄのリークを生ずる。しかし、本発明のよう
にＮ−Ｗｅｌｌにバックバイアスをかけることができれ
ば、Ｖｇ−１ｄ特性は破線のようになり、リーク電流を
阻止できる。
と、第４図（Ｃ）のようにゲート電圧Ｖｇ＝０でもドレ
イン電流１ｄのリークを生ずる。しかし、本発明のよう
にＮ−Ｗｅｌｌにバックバイアスをかけることができれ
ば、Ｖｇ−１ｄ特性は破線のようになり、リーク電流を
阻止できる。
このようにしてＰチャネルのＤＲＡＭを実現できれば、
ＮチャネルのＤＲＡＭよりソフトエラーに強いので、保
持データの信頼性を向上させることができる。
ＮチャネルのＤＲＡＭよりソフトエラーに強いので、保
持データの信頼性を向上させることができる。
〔発明の効果］
以上述べたように本発明によれば、ＰチャネルＭＯＳト
ランジスタ部に基板バイアスを印加することができ、こ
のため該トランジスタのリーク電流や拡散層容量を減少
させて高速化や低消費電力化を図ることができる。また
このための外部電源は基本的には現状のままで良いので
、ユーザの負担を増加させずに済む利点がある。
ランジスタ部に基板バイアスを印加することができ、こ
のため該トランジスタのリーク電流や拡散層容量を減少
させて高速化や低消費電力化を図ることができる。また
このための外部電源は基本的には現状のままで良いので
、ユーザの負担を増加させずに済む利点がある。
第１図は本発明の原理図、
第２図は本発明の実施例の回路図、
第３図は内部降圧回路の具体例を示す回路図、第４図は
ダイナミック型メモリの説明図、第５図はＰチャネルＭ
ＯＳトランジスタの説明図である。 Ｖｅｒ、 。 本発明の原理図 １１図 本発明の実施例の回路図 第２図
ダイナミック型メモリの説明図、第５図はＰチャネルＭ
ＯＳトランジスタの説明図である。 Ｖｅｒ、 。 本発明の原理図 １１図 本発明の実施例の回路図 第２図
Claims (1)
- 【特許請求の範囲】 １、ＰチャネルＭＯＳトランジスタ（Ｑｐ）のチャネル
が形成されるＮ型層（ＳＵＢ）に外部電源からの電圧（
Ｖ＿Ｃ＿Ｃ＿１）を印加し、該トランジスタのソース（
Ｓ）、ドレイン（Ｄ）にはそれより低い内部または外部
発生の電圧（Ｖ＿Ｃ＿Ｃ＿２）を印加するようにしてな
ることを特徴とする半導体装置。 ２、ソース（Ｓ）、ドレイン（Ｄ）に印加する電圧（Ｖ
＿Ｃ＿Ｃ＿２）を、当該トランジスタ（Ｑｐ）と同じチ
ップ内に形成した内部降圧回路（２）で発生するように
してなることを特徴とする請求項１記載の半導体装置。 ３、ＰチャネルＭＯＳトランジスタ（Ｑｐ）は、ダイナ
ミックランダムアクセスメモリのメモリセルのトランジ
スタであることを特徴とする請求項１記載の半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1015600A JPH02196469A (ja) | 1989-01-25 | 1989-01-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1015600A JPH02196469A (ja) | 1989-01-25 | 1989-01-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02196469A true JPH02196469A (ja) | 1990-08-03 |
Family
ID=11893213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1015600A Pending JPH02196469A (ja) | 1989-01-25 | 1989-01-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02196469A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0823098A (ja) * | 1993-11-30 | 1996-01-23 | Siliconix Inc | 双方向電流阻止ｍｏｓｆｅｔ及び双方向電流阻止ｍｏｓｆｅｔのオン抵抗を低減する方法 |
| US6018252A (en) * | 1996-06-21 | 2000-01-25 | Nkk Corporation | Dual-power type integrated circuit |
| KR100283839B1 (ko) * | 1995-06-06 | 2001-04-02 | 니시무로 타이죠 | 반도체집적회로장치 |
| US8625349B2 (en) | 2008-11-19 | 2014-01-07 | Kabushiki Kaisha Toshiba | Potential relationship in an erasing operation of a nonvolatile semiconductor memory |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56120158A (en) * | 1980-01-28 | 1981-09-21 | Siemens Ag | Monolithic semiconductor integrated circuit |
| JPS59107560A (ja) * | 1982-12-13 | 1984-06-21 | Hitachi Ltd | 半導体集積回路装置 |
| JPS60227460A (ja) * | 1984-04-26 | 1985-11-12 | Fujitsu Ltd | 相補型ｍｉｓ半導体装置 |
| JPS60257559A (ja) * | 1984-06-04 | 1985-12-19 | Nec Corp | Ｃｍｏｓ集積回路装置 |
| JPH02122562A (ja) * | 1988-11-01 | 1990-05-10 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
-
1989
- 1989-01-25 JP JP1015600A patent/JPH02196469A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56120158A (en) * | 1980-01-28 | 1981-09-21 | Siemens Ag | Monolithic semiconductor integrated circuit |
| JPS59107560A (ja) * | 1982-12-13 | 1984-06-21 | Hitachi Ltd | 半導体集積回路装置 |
| JPS60227460A (ja) * | 1984-04-26 | 1985-11-12 | Fujitsu Ltd | 相補型ｍｉｓ半導体装置 |
| JPS60257559A (ja) * | 1984-06-04 | 1985-12-19 | Nec Corp | Ｃｍｏｓ集積回路装置 |
| JPH02122562A (ja) * | 1988-11-01 | 1990-05-10 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0823098A (ja) * | 1993-11-30 | 1996-01-23 | Siliconix Inc | 双方向電流阻止ｍｏｓｆｅｔ及び双方向電流阻止ｍｏｓｆｅｔのオン抵抗を低減する方法 |
| KR100283839B1 (ko) * | 1995-06-06 | 2001-04-02 | 니시무로 타이죠 | 반도체집적회로장치 |
| US6018252A (en) * | 1996-06-21 | 2000-01-25 | Nkk Corporation | Dual-power type integrated circuit |
| WO2004079820A1 (ja) * | 1996-06-21 | 2004-09-16 | Masato Imaizumi | 2電源型集積回路 |
| US8625349B2 (en) | 2008-11-19 | 2014-01-07 | Kabushiki Kaisha Toshiba | Potential relationship in an erasing operation of a nonvolatile semiconductor memory |
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