JPH0258662B2 - - Google Patents
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- JPH0258662B2 JPH0258662B2 JP61218287A JP21828786A JPH0258662B2 JP H0258662 B2 JPH0258662 B2 JP H0258662B2 JP 61218287 A JP61218287 A JP 61218287A JP 21828786 A JP21828786 A JP 21828786A JP H0258662 B2 JPH0258662 B2 JP H0258662B2
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- whose
- current
- collector
- base
- Prior art date
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/04—Frequency selective two-port networks
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor
- G06G7/18—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor for integration or differentiation; for forming integrals
- G06G7/184—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor for integration or differentiation; for forming integrals using capacitive elements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/46—One-port networks
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Networks Using Active Elements (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明はバイポーラ集積回路で構成される電子
回路に関するものであり、更に詳しくはアナロ
グ・フイルタの構成に特に適した広帯域積分器に
関するものである。
回路に関するものであり、更に詳しくはアナロ
グ・フイルタの構成に特に適した広帯域積分器に
関するものである。
従来の技術
能動回路、特にバイポーラまたはMOS技術の
集積回路を使用した能動回路で電気フイルタを構
成する種々の手法が知られている。
集積回路を使用した能動回路で電気フイルタを構
成する種々の手法が知られている。
このようなフイルタではもはや高価で厄介なイ
ンダクタンス・コイルを使用する必要はないが、
外付けコンデンサは使わなければならない。大容
量のコンデンサと能動素子を同一チツプ上に集積
するのは難しいからである。この問題はMOS技
術でスイツチド・キヤパシタ（switched―
capacitor）フイルタを構成することにより部分
的に解決された。この場合、コンデンサは集積化
される。これが可能になつたのはMOS技術では
コンデンサとスイツチが容易に集積化できるから
である。
ンダクタンス・コイルを使用する必要はないが、
外付けコンデンサは使わなければならない。大容
量のコンデンサと能動素子を同一チツプ上に集積
するのは難しいからである。この問題はMOS技
術でスイツチド・キヤパシタ（switched―
capacitor）フイルタを構成することにより部分
的に解決された。この場合、コンデンサは集積化
される。これが可能になつたのはMOS技術では
コンデンサとスイツチが容易に集積化できるから
である。
しかし、MOS回路をバイポーラ回路の中に入
れようとすると深刻なコンパチビリテイ（共存
性）の問題が生ずる。入力インピーダンス値とブ
レークダウン電圧が異なるからである。
れようとすると深刻なコンパチビリテイ（共存
性）の問題が生ずる。入力インピーダンス値とブ
レークダウン電圧が異なるからである。
都合の悪いことに、スイツチド・キヤパシタ・
フイルタをバイポーラ技術で構成するのは困難で
ある。バイポーラ技術の比容量はMOS技術の場
合の凡そ半分であるので、占有面積が大きくなつ
てしまい、またスイツチの実現が難しいからであ
る。
フイルタをバイポーラ技術で構成するのは困難で
ある。バイポーラ技術の比容量はMOS技術の場
合の凡そ半分であるので、占有面積が大きくなつ
てしまい、またスイツチの実現が難しいからであ
る。
アナログ・フイルタをバイポーラ技術で構成す
るのに適した集積回路はジエー・オー・ヴオアマ
ン（J.O.Voorman）他の論文、「バイポーラ・プ
ロセスによるアナログ・フイルタの集積化」に提
案されている（“Integration of analog filters
in ａ bipolar process”，IEEE Journal of
Solidstate Circuits，Vol.SC―17，No.４，
August 1982）。
るのに適した集積回路はジエー・オー・ヴオアマ
ン（J.O.Voorman）他の論文、「バイポーラ・プ
ロセスによるアナログ・フイルタの集積化」に提
案されている（“Integration of analog filters
in ａ bipolar process”，IEEE Journal of
Solidstate Circuits，Vol.SC―17，No.４，
August 1982）。
上記論文の著者達は古典的なLC回路網から始
め、これを構成するのに集積化したコンデンサと
インダクタンスを用い、インダクタンスは少なく
とも１個の集積化コンデンサを含む集積化能動回
路で擬似した。
め、これを構成するのに集積化したコンデンサと
インダクタンスを用い、インダクタンスは少なく
とも１個の集積化コンデンサを含む集積化能動回
路で擬似した。
古典的な解に従つて構成されたインダクタンス
の擬似回路は集積化コンデンサのみ用い、集積化
抵抗は用いていない。したがつて、周波数の安定
度と確度はもつばら上記コンデンサによつてきま
る。
の擬似回路は集積化コンデンサのみ用い、集積化
抵抗は用いていない。したがつて、周波数の安定
度と確度はもつばら上記コンデンサによつてきま
る。
しかし、このような構成のフイルタをＫHzオー
ダーの周波数に適用しようとすれば、容量値が大
きくて互いに異なるコンデンサを集積化しなけれ
ばならないので殆ん用途がない。更にまた、RC
定数の値を高くするために抵抗値が高くなければ
ならないので、その集積にはかなり大きな面積が
必要になる。
ダーの周波数に適用しようとすれば、容量値が大
きくて互いに異なるコンデンサを集積化しなけれ
ばならないので殆ん用途がない。更にまた、RC
定数の値を高くするために抵抗値が高くなければ
ならないので、その集積にはかなり大きな面積が
必要になる。
積分器の出力段または補償された演算増幅器を
設計する際に解決しなければならないもう１つの
問題は伝達関数に正の実数の零点が存在すること
によつて生じる不安定さである。特に問題が生じ
るのは、積分コンデンサまたは補償コンデンサの
電流が出力段を駆動する電圧増幅器のトランジス
タのコレクタによつて制御されるからである。こ
の欠点を解消する１つの方法はコンデンサと直列
に抵抗を接続することである。しかし一般に安全
のため過補償を行うので、零点補償はあまり正確
でない。その結果、実数部が負で虚数部が零の零
点が存在することになる。欠点を解消するもう１
つの方法はエミツタホロワを介してコンデンサを
充電するものである。しかし、この場合帰還ルー
プにもう１つの能動素子を入れたことによる発振
の発生が防止されない。
設計する際に解決しなければならないもう１つの
問題は伝達関数に正の実数の零点が存在すること
によつて生じる不安定さである。特に問題が生じ
るのは、積分コンデンサまたは補償コンデンサの
電流が出力段を駆動する電圧増幅器のトランジス
タのコレクタによつて制御されるからである。こ
の欠点を解消する１つの方法はコンデンサと直列
に抵抗を接続することである。しかし一般に安全
のため過補償を行うので、零点補償はあまり正確
でない。その結果、実数部が負で虚数部が零の零
点が存在することになる。欠点を解消するもう１
つの方法はエミツタホロワを介してコンデンサを
充電するものである。しかし、この場合帰還ルー
プにもう１つの能動素子を入れたことによる発振
の発生が防止されない。
上記の回路の更にもう１つの欠点は扱える信号
電圧範囲が限定されることである。実際、コレク
タのインピーダンスを高くして低周波寄生極の影
響をできる限り小さくするため、トランジスタの
電流を低い値に保たなければならない。ある値よ
り高い抵抗は実現可能でないので、電圧は低く保
たなければならず、したがつて扱える信号は制限
された最大電圧になつていなければならない。
電圧範囲が限定されることである。実際、コレク
タのインピーダンスを高くして低周波寄生極の影
響をできる限り小さくするため、トランジスタの
電流を低い値に保たなければならない。ある値よ
り高い抵抗は実現可能でないので、電圧は低く保
たなければならず、したがつて扱える信号は制限
された最大電圧になつていなければならない。
発明の目的と構成
上記の欠点はバイポーラ能動素子を用いて電気
フイルタを構成し、インダクタンスと容量をとも
に擬似した本発明による広帯域積分器により解消
される。インダクタンスと容量の値は能動素子と
一緒に集積化される抵抗回路網によつてきまる。
フイルタを構成し、インダクタンスと容量をとも
に擬似した本発明による広帯域積分器により解消
される。インダクタンスと容量の値は能動素子と
一緒に集積化される抵抗回路網によつてきまる。
トランジスタの電流は任意に選択できる。した
がつて、入出力のダイナミツク・レンジはかなり
大きくすることができる。また本発明の提供する
積分器では、フイルタのカツトオフ周波数が集積
化されたコンデンサだけできまり、抵抗によらな
い。
がつて、入出力のダイナミツク・レンジはかなり
大きくすることができる。また本発明の提供する
積分器では、フイルタのカツトオフ周波数が集積
化されたコンデンサだけできまり、抵抗によらな
い。
本発明によれば、電気フイルタを構成するため
の広帯域積分器であつて、上記電気フイルタの等
価容量、等価インダクタンスおよび等価抵抗は抵
抗減衰器を介して複数の上記積分器を相互接続す
ることにより構成され、上記複数の積分器は静的
電流値と利得帯域幅積（G.B.）を制御するため
バイアス回路に接続され、上記複数の積分器はバ
イポーラ素子集積回路として構成するのに適して
いるような広帯域積分器に於いて、 上記広帯域積分器が ―ベースが反転入力と非反転入力に接続され、
エミツタが抵抗によつて相互に接続された一対の
トランジスタで構成された入力差動増幅器、 ―上記差動増幅器のエミツタに給電する第１の
電流ミラー、 ―第１の電流ミラーを駆動する第１のトランジ
スタ、 ―ベースが増幅器トランジスタのコレクタに接
続され、エミツタが相互に接続されて、電流発生
器として動作する第２のトランジスタに接続され
た第１のトランジスタ対、ならびにベースが電流
発生器のベースに接続され、エミツタが第１のト
ランジスタ対のベースと入力差動対のコレクタに
接続された第２のトランジスタ対で構成された電
流増倍器、 ―上記第２のトランジスタ対を駆動する第２の
電流ミラー、 ―上記第２の電流ミラーを駆動する第３のトラ
ンジスタ、 ―上記第１のトランジスタ対に対して能動負荷
として動作する第３の電流ミラー、 ―増幅段であつて、 ―ベースが上記第１のトランジスタ対の１つの
トランジスタのコレクタに接続され、コレクタが
第２の電流ミラーによつて給電され、基準電圧発
生器に接続されている第４のトランジスタ、 ―ベースが第４のトランジスタのエミツタに接
続され、エミツタが接地され、コレクタが第２の
電流ミラーによつて給電される第５のトランジス
タ、 ―ベースが第５のトランジスタのコレクタに接
続され、コレクタが接地され、エミツタが出力に
直結された第６のトランジスタ、 ―ベースが第４のトランジスタのエミツタに接
続され、エミツタが接地され、コレクタが第６の
トランジスタのエミツタに接続された第７のトラ
ンジスタ、 ―４のトランジスタのベースと第６のトランジ
スタのベースとの間に接続されたコンデンサ で構成された増幅段 を含む事を特徴とする広帯域積分器が提供され
る。
の広帯域積分器であつて、上記電気フイルタの等
価容量、等価インダクタンスおよび等価抵抗は抵
抗減衰器を介して複数の上記積分器を相互接続す
ることにより構成され、上記複数の積分器は静的
電流値と利得帯域幅積（G.B.）を制御するため
バイアス回路に接続され、上記複数の積分器はバ
イポーラ素子集積回路として構成するのに適して
いるような広帯域積分器に於いて、 上記広帯域積分器が ―ベースが反転入力と非反転入力に接続され、
エミツタが抵抗によつて相互に接続された一対の
トランジスタで構成された入力差動増幅器、 ―上記差動増幅器のエミツタに給電する第１の
電流ミラー、 ―第１の電流ミラーを駆動する第１のトランジ
スタ、 ―ベースが増幅器トランジスタのコレクタに接
続され、エミツタが相互に接続されて、電流発生
器として動作する第２のトランジスタに接続され
た第１のトランジスタ対、ならびにベースが電流
発生器のベースに接続され、エミツタが第１のト
ランジスタ対のベースと入力差動対のコレクタに
接続された第２のトランジスタ対で構成された電
流増倍器、 ―上記第２のトランジスタ対を駆動する第２の
電流ミラー、 ―上記第２の電流ミラーを駆動する第３のトラ
ンジスタ、 ―上記第１のトランジスタ対に対して能動負荷
として動作する第３の電流ミラー、 ―増幅段であつて、 ―ベースが上記第１のトランジスタ対の１つの
トランジスタのコレクタに接続され、コレクタが
第２の電流ミラーによつて給電され、基準電圧発
生器に接続されている第４のトランジスタ、 ―ベースが第４のトランジスタのエミツタに接
続され、エミツタが接地され、コレクタが第２の
電流ミラーによつて給電される第５のトランジス
タ、 ―ベースが第５のトランジスタのコレクタに接
続され、コレクタが接地され、エミツタが出力に
直結された第６のトランジスタ、 ―ベースが第４のトランジスタのエミツタに接
続され、エミツタが接地され、コレクタが第６の
トランジスタのエミツタに接続された第７のトラ
ンジスタ、 ―４のトランジスタのベースと第６のトランジ
スタのベースとの間に接続されたコンデンサ で構成された増幅段 を含む事を特徴とする広帯域積分器が提供され
る。
実施例
本発明の上記の特徴および他の特徴は実施例に
ついて以下の説明により一層明らかとなる。この
実施例は例示のためのものであつて、本発明を限
定するものではない。
ついて以下の説明により一層明らかとなる。この
実施例は例示のためのものであつて、本発明を限
定するものではない。
以下に説明する実施例は第１図に示したものと
同様、インダクタンス、容量、および抵抗をそな
えた簡単な回路網に関するものである。更に詳し
くは、抵抗Ｒを介してコンデンサＣとインダクタ
ンス・コイルＬに給電するような並列共振回路に
関するものである。出力は共振回路端子に得られ
る。
同様、インダクタンス、容量、および抵抗をそな
えた簡単な回路網に関するものである。更に詳し
くは、抵抗Ｒを介してコンデンサＣとインダクタ
ンス・コイルＬに給電するような並列共振回路に
関するものである。出力は共振回路端子に得られ
る。
部品に流れる電流Ir，Ie，Icの向きは矢印で表
されている。
されている。
この回路網は第２図に示すような積分器、加算
器、および減衰器のみで構成される等価回路に変
換することができる。
器、および減衰器のみで構成される等価回路に変
換することができる。
入力信号Ｅは加算器Ｓ１に入り、伝達関数が
１／Ｒに等しい第１の減衰器AT１を通つて第２
の加算器Ｓ２に達する。第２の加算器Ｓ２の出力
は伝達関数が１／Ｃの減衰器AT３に接続され
て、積分器IN２に達する。
１／Ｒに等しい第１の減衰器AT１を通つて第２
の加算器Ｓ２に達する。第２の加算器Ｓ２の出力
は伝達関数が１／Ｃの減衰器AT３に接続され
て、積分器IN２に達する。
伝達関数が１／Ｓ（Ｓは複素変数）の集積器は
信号Ｖ１をＳ１の反転入力と伝達関数が１／Ｌの
減衰器AT２に与える。
信号Ｖ１をＳ１の反転入力と伝達関数が１／Ｌの
減衰器AT２に与える。
第２の積分器IN１はAT２から受けた信号を加
算器Ｓ２の反転入力に送る。参照符号Ｖ１，Ir，
Il，Icは大きさＲ，ＬおよびＣを擬似するのに適
したブロツクの特性を表す電圧および電流であ
る。
算器Ｓ２の反転入力に送る。参照符号Ｖ１，Ir，
Il，Icは大きさＲ，ＬおよびＣを擬似するのに適
したブロツクの特性を表す電圧および電流であ
る。
能動フイルタの電気回路図は第２図のブロツク
図から第３図に示されるように求めることができ
る。参照符号CIN１およびCIN２は第２図のブロ
ツクの積分機能と加算機能の両方を実行する差動
入力をそなえた２個の積分器を表わす。これらの
積分器の実際の伝達関数はGB／Ｓという型にな
つており、GBは増幅器の利得帯域幅積である。
したがつて、公知の方法で計算できる抵抗値は
GB、ダイナミツク・レンジ、ならびにフイルタ
のＲ、ＣおよびＬの所望の値を考慮に入れること
によつて決めなければならない。更に第３図で参
照番号１および２はそれぞれフイルタの入力およ
び出力を表わす。
図から第３図に示されるように求めることができ
る。参照符号CIN１およびCIN２は第２図のブロ
ツクの積分機能と加算機能の両方を実行する差動
入力をそなえた２個の積分器を表わす。これらの
積分器の実際の伝達関数はGB／Ｓという型にな
つており、GBは増幅器の利得帯域幅積である。
したがつて、公知の方法で計算できる抵抗値は
GB、ダイナミツク・レンジ、ならびにフイルタ
のＲ、ＣおよびＬの所望の値を考慮に入れること
によつて決めなければならない。更に第３図で参
照番号１および２はそれぞれフイルタの入力およ
び出力を表わす。
上記フイルタを構成するのに適した積分器の詳
細な電気回路図が第４図に示されている。
細な電気回路図が第４図に示されている。
正の負の電源はそれぞれ＋５および−５と表わ
された端子に接続される。
された端子に接続される。
非反転入力IN＋およびINは−エミツタ抵抗Ｒ
８を介して相互接続されたNPNトランジスタＱ
１２，Ｑ１３で構成される差動増幅器に接続され
ている。エミツタ抵抗Ｒ８を介して入力差動電圧
が電流に変換される。Ｑ１２およびＱ１３のコレ
クタはPNPトランジスタ対Ｑ１０，Ｑ１１のベ
ースとNPNトランジスタＱ７，Ｑ９のエミツタ
に接続される。この２対のトランジスタは電流増
倍器（current multiplier）を構成し、これは
個々の対のオフセツトの影響を受けない。
８を介して相互接続されたNPNトランジスタＱ
１２，Ｑ１３で構成される差動増幅器に接続され
ている。エミツタ抵抗Ｒ８を介して入力差動電圧
が電流に変換される。Ｑ１２およびＱ１３のコレ
クタはPNPトランジスタ対Ｑ１０，Ｑ１１のベ
ースとNPNトランジスタＱ７，Ｑ９のエミツタ
に接続される。この２対のトランジスタは電流増
倍器（current multiplier）を構成し、これは
個々の対のオフセツトの影響を受けない。
増倍器の入力はＱ７，Ｑ９のエミツタにあり、
出力はＱ１０，Ｑ１１のコレクタに位置する。増
倍率はPNPトランジスタＱ８を横断すると電流
とNPNトランジスタＱ１４およびＱ１５を横断
する電流の比で与えられる。Ｑ８のコレクタはＱ
１０，Ｑ１１の２個のエミツタに給電し、Ｑ８の
エミツタは抵抗Ｒ６を介して電源に接続される。
対Ｑ１４，Ｑ１５のコレクタは対Ｑ１２，Ｑ１３
のエミツタに接続され、対Ｑ１４，Ｑ１５のエミ
ツタは抵抗Ｒ７，Ｒ９を介して負の電源に接続さ
れている。
出力はＱ１０，Ｑ１１のコレクタに位置する。増
倍率はPNPトランジスタＱ８を横断すると電流
とNPNトランジスタＱ１４およびＱ１５を横断
する電流の比で与えられる。Ｑ８のコレクタはＱ
１０，Ｑ１１の２個のエミツタに給電し、Ｑ８の
エミツタは抵抗Ｒ６を介して電源に接続される。
対Ｑ１４，Ｑ１５のコレクタは対Ｑ１２，Ｑ１３
のエミツタに接続され、対Ｑ１４，Ｑ１５のエミ
ツタは抵抗Ｒ７，Ｒ９を介して負の電源に接続さ
れている。
NPNトランジスタＱ１９，Ｑ２４，Ｑ２５は
高入力インピーダンス、低出力インピーダンス、
そして充分な電圧利得の増幅段を構成する。
高入力インピーダンス、低出力インピーダンス、
そして充分な電圧利得の増幅段を構成する。
トランジスタＱ１９のベースはＱ１１のコレク
タに接続され、Ｑ１９のエミツタはＲ１３を介し
て負の電源に接続されるとともに、エミツタ接地
構成のＱ２４のベースに直結されている。Ｑ２４
のコレクタはＱ２５のベースに給電する。Ｑ２５
のコレクタは接地され、Ｑ２５のエミツタはＱ２
６のコレクタおよび出力端子OUTに接続される。
タに接続され、Ｑ１９のエミツタはＲ１３を介し
て負の電源に接続されるとともに、エミツタ接地
構成のＱ２４のベースに直結されている。Ｑ２４
のコレクタはＱ２５のベースに給電する。Ｑ２５
のコレクタは接地され、Ｑ２５のエミツタはＱ２
６のコレクタおよび出力端子OUTに接続される。
トランジスタＱ１９およびＱ２６はPNPトラ
ンジスタＱ２０およびＱ２３によつて給電され、
Ｑ２０およびＱ２３のエミツタは抵抗Ｒ１４およ
びＲ１５を介して電源に接続されている。
ンジスタＱ２０およびＱ２３によつて給電され、
Ｑ２０およびＱ２３のエミツタは抵抗Ｒ１４およ
びＲ１５を介して電源に接続されている。
ベースとコレクタが短絡された２個のNPNト
ランジスタＱ２１およびＱ２２は負電源と直列
に、かつＱ１９のコレクタと並列に接続される。
トランジスタＱ２１およびＱ２２はＱ１９の飽和
を防止するための電圧基準を作る。
ランジスタＱ２１およびＱ２２は負電源と直列
に、かつＱ１９のコレクタと並列に接続される。
トランジスタＱ２１およびＱ２２はＱ１９の飽和
を防止するための電圧基準を作る。
NPNトランジスタＱ１６およびＱ１８は対Ｑ
１０およびＱ１１の能動負荷として使用される電
流ミラーを形成する。NPNトランジスタＱ１７
はミラーに給電する。NPNトランジスタＱ２６
のベースはＱ２４のベースに接続され、Ｑ２６の
エミツタは負の電源に接続されている。
１０およびＱ１１の能動負荷として使用される電
流ミラーを形成する。NPNトランジスタＱ１７
はミラーに給電する。NPNトランジスタＱ２６
のベースはＱ２４のベースに接続され、Ｑ２６の
エミツタは負の電源に接続されている。
積分コンデンサＣがＱ１１のコレクタとＱ２５
のベースとの間に接続されている。
のベースとの間に接続されている。
ベースとエミツタに関する限り並列接続され、
コレクタ電流が比例するように動作するＱ２４お
よびＱ２６により、実数部が正の零点が消去され
る。
コレクタ電流が比例するように動作するＱ２４お
よびＱ２６により、実数部が正の零点が消去され
る。
したがつて、Ｑ２４のコレクタに接続されたＱ
２５のベースに存在する零点はＱ２６のコレクタ
に接続されたＱ２５のエミツタ、したがつて出力
では消去される。
２５のベースに存在する零点はＱ２６のコレクタ
に接続されたＱ２５のエミツタ、したがつて出力
では消去される。
トランジスタＱ２０は第２のコレクタを介して
そのベースとＱ４，Ｑ７，Ｑ８，Ｑ９，Ｑ２３の
ベースに必要な低電流を供給する他に、PNPト
ランジスタＱ６のエミツタに給電する。
そのベースとＱ４，Ｑ７，Ｑ８，Ｑ９，Ｑ２３の
ベースに必要な低電流を供給する他に、PNPト
ランジスタＱ６のエミツタに給電する。
トランジスタＱ４，Ｑ７，Ｑ８，Ｑ９，Ｑ２３
の電流相互の間の比は抵抗Ｒ４，Ｒ６，Ｒ１４お
よびＲ１５によつて設定されるが、絶対値は正電
源とＱ４，Ｑ７等のベース導体との間の電位差に
よつてきまる。この電位差はＲ５を介して負の電
源に、またＱ４およびＲ４を介して正の電源に接
続されたNPNトランジスタＱ５によつて制御さ
れる、Ｑ４に流れる電流によつてきまる。
の電流相互の間の比は抵抗Ｒ４，Ｒ６，Ｒ１４お
よびＲ１５によつて設定されるが、絶対値は正電
源とＱ４，Ｑ７等のベース導体との間の電位差に
よつてきまる。この電位差はＲ５を介して負の電
源に、またＱ４およびＲ４を介して正の電源に接
続されたNPNトランジスタＱ５によつて制御さ
れる、Ｑ４に流れる電流によつてきまる。
３と表わしたＱ５のベースは後述するバイアス
回路に接続されている。
回路に接続されている。
PNPトランジスタＱ２はＱ１４およびＱ１５
と一緒に電流ミラー（current mirror）を形成
し、この電流ミラーはNPNトランジスタＱ３に
よつて給電され、PNPトランジスタＱ１によつ
て駆動される。２で表わしたＱ１のベースもバイ
アス回路に接続される。これによりＱ１の電流、
したがつてＱ２，Ｑ３，Ｑ１４およびＱ１５で形
成される電流ミラーを介してＱ１２およびＱ１３
の電流をプログラムに従つて変化させることがで
きる。Ｑ８の電流とＱ１２およびＱ１３の電流の
和との比が変ると積分器の利得帯域幅積（G.B）
が変る。
と一緒に電流ミラー（current mirror）を形成
し、この電流ミラーはNPNトランジスタＱ３に
よつて給電され、PNPトランジスタＱ１によつ
て駆動される。２で表わしたＱ１のベースもバイ
アス回路に接続される。これによりＱ１の電流、
したがつてＱ２，Ｑ３，Ｑ１４およびＱ１５で形
成される電流ミラーを介してＱ１２およびＱ１３
の電流をプログラムに従つて変化させることがで
きる。Ｑ８の電流とＱ１２およびＱ１３の電流の
和との比が変ると積分器の利得帯域幅積（G.B）
が変る。
１個以上（たとえば16個）の積分器にバイアス
電流を供給するのに適したバイアス回路の回路図
が第５図に示されている。
電流を供給するのに適したバイアス回路の回路図
が第５図に示されている。
この図で＋５、０および−５は正の電源、地気
および負の電源に接続すべき端子をそれぞれ表し
ている。
および負の電源に接続すべき端子をそれぞれ表し
ている。
PNPトランジスタＱ４５，Ｑ４６およびＱ４
８はNPNトランジスタＱ４９，Ｑ５０，Ｑ５１
およびＱ５２ならびに抵抗Ｒ３９，Ｒ４０，Ｒ４
１およびＲ４２と一緒に基準電圧源を形成し、こ
れはＱ４９のエミツタで利用できる。この回路は
当業者には既に「ハンドギヤツプ」という名で知
られている。この回路は基準電圧源の動作点をき
めるために通常用いられるスタータ（starter）
回路と結合される。
８はNPNトランジスタＱ４９，Ｑ５０，Ｑ５１
およびＱ５２ならびに抵抗Ｒ３９，Ｒ４０，Ｒ４
１およびＲ４２と一緒に基準電圧源を形成し、こ
れはＱ４９のエミツタで利用できる。この回路は
当業者には既に「ハンドギヤツプ」という名で知
られている。この回路は基準電圧源の動作点をき
めるために通常用いられるスタータ（starter）
回路と結合される。
実際は、上記の回路は0Vと1.3Vの出力電圧に
対する２つの安定状態を呈する。NPNトランジ
スタＱ５３，Ｑ５４およびＱ５５、ならびに抵抗
Ｒ４５で構成されたスタータ回路は出力が０ボル
トとなる第１の動作点を消去する。
対する２つの安定状態を呈する。NPNトランジ
スタＱ５３，Ｑ５４およびＱ５５、ならびに抵抗
Ｒ４５で構成されたスタータ回路は出力が０ボル
トとなる第１の動作点を消去する。
Ｑ４９のエミツタ電流は集積回路の外付け抵抗
RE２によつて定められる。その結果、Ｑ４９の
コレクタ電流がきまる。このトランジスタは
PNPトランジスタＱ３５，Ｑ３６およびＱ３７
で構成された電流ミラーに給電する。トランジス
タＱ３５，Ｑ３６およびＱ３７のエミツタはそれ
ぞれ抵抗Ｒ３４，Ｒ３６およびＲ３７によつて正
電圧源に接続されている。
RE２によつて定められる。その結果、Ｑ４９の
コレクタ電流がきまる。このトランジスタは
PNPトランジスタＱ３５，Ｑ３６およびＱ３７
で構成された電流ミラーに給電する。トランジス
タＱ３５，Ｑ３６およびＱ３７のエミツタはそれ
ぞれ抵抗Ｒ３４，Ｒ３６およびＲ３７によつて正
電圧源に接続されている。
トランジスタＱ３７はNPNトランジスタＱ４
１，Ｑ４２およびＱ４４、ならびに端子３に接続
されたすべての積分器のトランジスタＱ５（第４
図）で構成された電流ミラーに給電する。抵抗Ｒ
３８およびＲ４４はＱ４１およびＱ４４のエミツ
タを負の電源に接続する。
１，Ｑ４２およびＱ４４、ならびに端子３に接続
されたすべての積分器のトランジスタＱ５（第４
図）で構成された電流ミラーに給電する。抵抗Ｒ
３８およびＲ４４はＱ４１およびＱ４４のエミツ
タを負の電源に接続する。
Ｑ３５のコレクタ電流は集積回路の外側の抵抗
RE１を横断する。抵抗RE１により、NPNトラ
ンジスタＱ４０，Ｑ３９およびＱ３８で構成され
た利得が１の演算増幅器の入力電圧を定めること
ができる。差動入力対を形成するＱ３９およびＱ
４０のエミツタは抵抗Ｒ３７を介して負電源に接
続され、コレクタはPNPトランジスタＱ３３，
Ｑ３４ならびに抵抗Ｒ３２およびＲ３３によつて
形成される能動負荷を介して正電源に接続され
る。
RE１を横断する。抵抗RE１により、NPNトラ
ンジスタＱ４０，Ｑ３９およびＱ３８で構成され
た利得が１の演算増幅器の入力電圧を定めること
ができる。差動入力対を形成するＱ３９およびＱ
４０のエミツタは抵抗Ｒ３７を介して負電源に接
続され、コレクタはPNPトランジスタＱ３３，
Ｑ３４ならびに抵抗Ｒ３２およびＲ３３によつて
形成される能動負荷を介して正電源に接続され
る。
増幅器Ｑ３８のエミツタ電流は抵抗RI１を通
り、RE１両端子間の電圧降下に等しい電圧降下
を発生する。Ｑ３８のコレクタ電流はトランジス
タＱ３１，Ｑ３２，Ｑ４３、ならびに端子２に接
続されたすべての積分器のとらＱ１で構成される
電流ミラーに給電する。例の通り、Ｑ３２および
Ｑ４３は正電源に接続された抵抗Ｒ４３およびＲ
３１とともにミラーに給電するために使用され
る。
り、RE１両端子間の電圧降下に等しい電圧降下
を発生する。Ｑ３８のコレクタ電流はトランジス
タＱ３１，Ｑ３２，Ｑ４３、ならびに端子２に接
続されたすべての積分器のとらＱ１で構成される
電流ミラーに給電する。例の通り、Ｑ３２および
Ｑ４３は正電源に接続された抵抗Ｒ４３およびＲ
３１とともにミラーに給電するために使用され
る。
コンデンサＣ２はＱ３８およびＱ３９で構成さ
れるループを周波数ドメインで安定化する。
れるループを周波数ドメインで安定化する。
前述の通り、積分器の伝達関数は利得帯域幅積
（G.B）によつてきまり、この利得帯域幅積はＱ
８（第４図）を横断する電流とＱ１４およびＱ１
５を横断する電流との比によつてきまる。
（G.B）によつてきまり、この利得帯域幅積はＱ
８（第４図）を横断する電流とＱ１４およびＱ１
５を横断する電流との比によつてきまる。
この比は抵抗RE１（第５図）に割当てられる
値に基づいて変えることができる。実際には、抵
抗RE１の変化によつて、Ｑ３８の電流ならびに
Ｑ３１およびＱ１（第４図）で構成されるミラー
の電流が変化する。その結果、Ｑ２，Ｑ１４およ
びＱ１５で構成されるミラーの電流が変化する。
そうでなければ、Ｑ５の電流が変わらない限りＱ
８の電流は変化しない。
値に基づいて変えることができる。実際には、抵
抗RE１の変化によつて、Ｑ３８の電流ならびに
Ｑ３１およびＱ１（第４図）で構成されるミラー
の電流が変化する。その結果、Ｑ２，Ｑ１４およ
びＱ１５で構成されるミラーの電流が変化する。
そうでなければ、Ｑ５の電流が変わらない限りＱ
８の電流は変化しない。
前述の通り、Ｑ５の電流は抵抗RE１（第５図）
の値によつてきまり、抵抗RE２はこの場合変化
していない。したがつて、新しいG.B値が得られ
る。
の値によつてきまり、抵抗RE２はこの場合変化
していない。したがつて、新しいG.B値が得られ
る。
しかし、抵抗RE２だけが変化した場合には、
Ｑ４９のコレクタ電流、したがつてＱ３７および
Ｑ３５のコレクタ電流が変化する。Ｑ３５の電流
変化はＱ４０，Ｑ３９およびＱ３８で構成された
演算増幅器を通つてＱ３１およびＱ１（第４図）
で構成されるミラーに達する。Ｑ１はQ2，Ｑ１
４およびＱ１５で構成されるミラーを駆動するの
で、Ｑ１４およびＱ１５のコレクタ電流も変化す
る。
Ｑ４９のコレクタ電流、したがつてＱ３７および
Ｑ３５のコレクタ電流が変化する。Ｑ３５の電流
変化はＱ４０，Ｑ３９およびＱ３８で構成された
演算増幅器を通つてＱ３１およびＱ１（第４図）
で構成されるミラーに達する。Ｑ１はQ2，Ｑ１
４およびＱ１５で構成されるミラーを駆動するの
で、Ｑ１４およびＱ１５のコレクタ電流も変化す
る。
Ｑ３７（第５図）のコレクタ電流の変化はＱ４
１およびＱ５（第４図）で構成されたミラーを通
つてＱ４，Ｑ８等で構成されるミラーに達する。
したがつて、Ｑ８のコレクタ電流も変化する。
１およびＱ５（第４図）で構成されたミラーを通
つてＱ４，Ｑ８等で構成されるミラーに達する。
したがつて、Ｑ８のコレクタ電流も変化する。
Ｑ８の変化とＱ１４，Ｑ１５の変化はそれらの
比が一定に保たれるように行われる。したがつ
て、RE２が変化してもG.B積は一定に維持され
る。しかし、特に高いG.B積および特に低いG.B
積に対しても良好なダイナミツク・レンジを維持
するために電流絶対値の全体的な変化が得られ
る。
比が一定に保たれるように行われる。したがつ
て、RE２が変化してもG.B積は一定に維持され
る。しかし、特に高いG.B積および特に低いG.B
積に対しても良好なダイナミツク・レンジを維持
するために電流絶対値の全体的な変化が得られ
る。
集積回路はバイアス回路、16個の積分器、およ
び複数の抵抗で構成することができる。複数の抵
抗により、積分器を相互に接続するための減衰器
が構成され、所望の伝達関数が得られる。
び複数の抵抗で構成することができる。複数の抵
抗により、積分器を相互に接続するための減衰器
が構成され、所望の伝達関数が得られる。
この集積回路の実施例では、下記の抵抗値と容
量値が使用された。
量値が使用された。
Ｒ１，Ｒ５，Ｒ８，Ｒ３１，Ｒ３８，Ｒ４３，
Ｒ４４，Ｒ４５，Ｒ１１ 40kΩ Ｒ２，Ｒ４，Ｒ３４，Ｒ３５，Ｒ３６ 10kΩ Ｒ３，Ｒ１１，Ｒ１３ 60kΩ Ｒ６，Ｒ１４，Ｒ３２，Ｒ３３ 5kΩ Ｒ７，Ｒ９ 2.5kΩ Ｒ１５ 1.67kΩ Ｒ３７ 20kΩ Ｒ３９，Ｒ４０ 17kΩ Ｒ４１ 0.6kΩ Ｒ４２ 3kΩ RE１ 22kΩ RE２ 26kΩ Ｃ １５pF 以上に説明してきた例は本発明を限定するもの
でないことは明らかである。本発明の範囲を逸脱
することなく変更や変形を加えることができる。
Ｒ４４，Ｒ４５，Ｒ１１ 40kΩ Ｒ２，Ｒ４，Ｒ３４，Ｒ３５，Ｒ３６ 10kΩ Ｒ３，Ｒ１１，Ｒ１３ 60kΩ Ｒ６，Ｒ１４，Ｒ３２，Ｒ３３ 5kΩ Ｒ７，Ｒ９ 2.5kΩ Ｒ１５ 1.67kΩ Ｒ３７ 20kΩ Ｒ３９，Ｒ４０ 17kΩ Ｒ４１ 0.6kΩ Ｒ４２ 3kΩ RE１ 22kΩ RE２ 26kΩ Ｃ １５pF 以上に説明してきた例は本発明を限定するもの
でないことは明らかである。本発明の範囲を逸脱
することなく変更や変形を加えることができる。
第１図は古典的なRLC回路網である。第２図
は第１図の回路網と等価なブロツク図である。第
３図は第１図の回路網を積分器で構成した場合の
電気回路図である。第４図は積分器の電気回路図
である。第５図はバイアス回路の電気回路図であ
る。 符号の説明、Ｓ１，Ｓ２……加算器、AT１，
AT２……減衰器、IN１，IN２……積分器、
CIN１，CIN２……積分器。
は第１図の回路網と等価なブロツク図である。第
３図は第１図の回路網を積分器で構成した場合の
電気回路図である。第４図は積分器の電気回路図
である。第５図はバイアス回路の電気回路図であ
る。 符号の説明、Ｓ１，Ｓ２……加算器、AT１，
AT２……減衰器、IN１，IN２……積分器、
CIN１，CIN２……積分器。
Claims (1)
- 【特許請求の範囲】 １ 電気フイルタを構成するための広帯域積分器
であつて、上記電気フイルタの等価容量、等価イ
ンダクタンスおよび等価抵抗は抵抗減衰器を介し
て複数の上記積分器を相互接続することにより構
成され、上記複数の積分器は静的電流値と利得帯
域幅積（G.B）を制御するためバイアス回路に接
続され、上記複数の積分器はバイポーラ素子集積
回路として構成するのに適しているような広帯域
積分器に於いて、 上記広帯域積分器が： ―ベースが反転入力（IN―）と非反転入力
（IN＋）に接続され、エミツタが抵抗Ｒ８によつ
て相互に接続された一対のトランジスタＱ１２，
Ｑ１３で構成された入力差動増幅器と； ―上記差動増幅器のエミツタに給電する第１の
電流ミラーＱ３，Ｑ２，Ｑ１４，Ｑ１５と； ―第１の電流ミラーを駆動する第１のトランジ
スタＱ１と； ―ベースが増幅器トランジスタのコレクタに接
続され、エミツタが相互に接続され且つ電流発生
器として動作する第２のトランジスタＱ８に接続
された第１のトランジスタ対Ｑ１０，Ｑ１１、な
らびにベースが電流発生器のベースに接続され、
エミツタが第１のトランジスタ対のベースと入力
差動対のコレクタに接続された第２のトランジス
タ対Ｑ７，Ｑ９、で構成された電流増倍器と； ―上記第２のトランジスタ対を駆動する第２の
電流ミラーＱ６，Ｑ４，Ｑ２０，Ｑ２３と； ―上記第２の電流ミラーを駆動する第３のトラ
ンジスタＱ５と； ―上記第１のトランジスタ対に対して能動負荷
として動作する第３の電流ミラーＱ１７，Ｑ１
６，Ｑ１８と； ―増幅段とを含み、該増幅段は： ベースが上記第１のトランジスタ対の１つのト
ランジスタＱ１１のコレクタに接続され、コレク
タが第２の電流ミラーによつて給電され、基準電
圧発生器Ｑ２１，Ｑ２２に接続されている第４の
トランジスタＱ１９； ベースが第４のトランジスタのエミツタに接続
され、エミツタが接地され、コレクタが第２の電
流ミラーによつて給電される第５のトランジスタ
Ｑ２４； ベースが第５のトランジスタのコレクタに接続
され、コレクタが接地され、エミツタが出力
（OUT）に直結された第６のトランジスタＱ２
５； ベースが第４のトランジスタのエミツタに接続
され、エミツタが接地され、コレクタが第６のト
ランジスタのエミツタに接続された第７のトラン
ジスタＱ２６； 第４のトランジスタＱ１９のベースと第６のト
ランジスタＱ２５のベースとの間に接続されたコ
ンデンサＣ； により構成されている： 事を特徴とする広帯域積分器。 ２ 上記バイアス回路が： ―基準電圧発生器Ｑ４５，Ｑ４６，Ｑ４８，Ｑ
５２，Ｑ５０，Ｑ５１と； ―基準電圧発生器の所望の安定状態を設定する
ためのスタータ回路Ｑ５３，Ｑ５４，Ｑ５５と； ―ベースが基準電圧発生器に接続され、エミツ
タがコレクタ電流を定める第１の外部抵抗RE２
に接続された第８のトランジスタＱ４９と； ―第８のトランジスタによつて駆動される第４
の電流ミラーＱ３５，Ｑ３６，Ｑ３７と； ―第４の電流ミラーによつて駆動され、異なる
積分器に属する複数の上記第３のトランジスタＱ
５を駆動することができる第５の電流ミラーＱ４
２，Ｑ４１，Ｑ４４と； ―第４の電流ミラーによる電流が通る第２の外
部抵抗RE１に非反転入力が接続された、電圧利
得が１の演算増幅器Ｑ４０，Ｑ３９，Ｑ３８と； ―上記演算増幅器によつて駆動され、異なる積
分器に属する複数の上記第１のトランジスタＱ１
を駆動することができる第６の電流ミラーＱ３
２，Ｑ３１，Ｑ４３； を含む事を特徴とする特許請求の範囲第１項記載
の広帯域積分器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT67809/85A IT1182562B (it) | 1985-09-23 | 1985-09-23 | Circuito integratore a larga banda |
| IT67809-A/85 | 1985-09-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6272079A JPS6272079A (ja) | 1987-04-02 |
| JPH0258662B2 true JPH0258662B2 (ja) | 1990-12-10 |
Family
ID=11305449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61218287A Granted JPS6272079A (ja) | 1985-09-23 | 1986-09-18 | 広帯域積分器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4721920A (ja) |
| EP (1) | EP0220486A3 (ja) |
| JP (1) | JPS6272079A (ja) |
| CA (1) | CA1250625A (ja) |
| IT (1) | IT1182562B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL9002154A (nl) * | 1990-10-04 | 1992-05-06 | Philips Nv | Companderende stroom-modus transconductor-c integrator. |
| KR100219037B1 (ko) * | 1996-10-01 | 1999-09-01 | 이계철 | 선형화된 저항성을 이용한 모스펫 아날로그 곱셈기 |
| US5812024A (en) * | 1997-01-30 | 1998-09-22 | Lucent Technologies Inc. | Stabilization of gain-bandwidth product in analog circuit devices |
| US7738546B2 (en) * | 2004-09-27 | 2010-06-15 | Intel Corporation | Feed forward equalizer for a communication system |
| US7551667B2 (en) * | 2004-09-27 | 2009-06-23 | Intel Corporation | Feed forward equalizer |
| CA2529391C (en) * | 2005-12-07 | 2008-09-02 | Stelpro Wire & Springs Inc. | Nestable box spring foundation |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4163908A (en) * | 1977-08-22 | 1979-08-07 | Motorola, Inc. | Bias circuit for complementary transistors |
| US4374335A (en) * | 1980-05-19 | 1983-02-15 | Precision Monolithics, Inc. | Tuneable I.C. active integrator |
-
1985
- 1985-09-23 IT IT67809/85A patent/IT1182562B/it active
-
1986
- 1986-08-27 US US06/901,301 patent/US4721920A/en not_active Expired - Fee Related
- 1986-09-18 JP JP61218287A patent/JPS6272079A/ja active Granted
- 1986-09-22 CA CA000518774A patent/CA1250625A/en not_active Expired
- 1986-09-22 EP EP86113024A patent/EP0220486A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US4721920A (en) | 1988-01-26 |
| IT8567809A0 (it) | 1985-09-23 |
| EP0220486A3 (en) | 1990-03-14 |
| CA1250625A (en) | 1989-02-28 |
| JPS6272079A (ja) | 1987-04-02 |
| IT1182562B (it) | 1987-10-05 |
| EP0220486A2 (en) | 1987-05-06 |
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