JPH0258774A - 再読取り制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 読取りデータパルスと、記録情報を判別するだめのクロ
ックとを同期させる磁気テープ装置のフェーズ・ロック
・ループ回路における再読取り制御方式に関し、 読取りデータパルスに対するクロックの追従性を改善し
、記録情報の読取り性能を高めることを目ｎ勺とし、 位相比較器と、制御電圧を出力する電流駆動回路と、電
圧電流変換回路と、クロックを出力する電流制御発振器
とを備えたフェーズ・ロック・ループ回路において、読
取りエラーが発生し再読取りを行う際に、前記電圧電流
変換回路の変換特性を決めるオフセット電圧値を、前記
制御電圧に対応した電圧値に切換えるように構成する。

〔産業上の利用分野〕

本発明は、ディジタル情報を記憶する磁気テープ装置に
おける再読取り制御方式に関し、特に、読取りデータパ
ルス七記録情報を判別するためのクロックとを同期させ
るフェーズ・ロック・ループ（以下Ｐ　Ｌ　Ｌと略称す
る）回路における再読取り制御方式に関する。

第２図及び第３図は、ディジタル情報を記憶する磁気テ
ープ装置の一般的なデータ読取り系のブロック図と信号
である。磁気ヘッドにより読出された信号（第３図（ａ
））は、微分器、ゼロボルト・コンパレータ、ハルス整
形などからなるパルス化回路により、第３図（ｂ）に示
すように波形のピークに対応した読出しデータパルスに
変換される。ＰＬＬ回路ではその読取りデータパルスに
同期させたデユーティ比５０％のクロック（第３図（Ｃ
））を発生させ、記録データ判別回路においてそのクロ
ックと読取りデータパルスにより、“０パ又は“′１パ
の記録情報が判別されている。この記録データ判別回路
における記録データの判別の条件は、入力される読取り
データパルスとクロックが同期していることであり、位
相のズレがある場合は、正しいデータ判別はなされない
。

磁気テープ装置では、装置ごとのテープ走行速度のバラ
ツキや、温度等の環境の違い等によりテープへのデータ
記録条件が異なる場合が多くある。

従って、読取りデータパルスの周期には変動があり、読
取り系においてデータ読取りの誤り率の低い情報を得る
ためには、Ｐ　Ｌ　Ｌ回路における読取りデータパルス
に対してクロックを同期させる追従性が重要となってい
る。

〔従来の技術〕

第４図は、従来のＰ　Ｌ　Ｌ回路である。同図において
、１は磁気ヘッドからの読取り信号をパルス化した読取
りデータパルスと、後述するクロックとの位相を比較し
、その位相差に応じた信号を出力する位相比較器、２は
その位相比較器１からの信号に対応して制御電圧を出力
する電流駆動回路、３はローパスフィルタ、４は電流駆
動回路２から出力される制御電圧を電流値に変換する電
圧電流変換回路、５はその電圧電流変換回路４から出力
される電流値に対応した周波数のクロックを出力する電
流制御発振器である。この電流制御発振器から出力され
るクロックは、前述した記録データ判別回路に入力され
るとともに、位相比較器１にフィードバックされている
。

位相比較器１では読取りデータパルスに対してクロック
が遅れている場合にはＵｐ倍信号出力され、このＵｐ倍
信号より電流駆動回路２では制御電圧を上げる。これに
より電圧電流変換回路４の出力電流値が上がり電流制御
発振器５がら出力されるクロックの周波数が高くなり、
位相を合わせるように制ｉＢされている。また、続出し
データパルスに対してクロックが進んでいる場合には、
位相比較器ＩからはＤｏｗｎ信号が出力され、このＤｏ
ｗｎ信号により電流駆動回路２では制御電圧を下げる。

これにより電圧電流変換回路４の出力電流値は下がり電
流制御発振器５から出力されるクロックの周波数が低く
なり、やはり位相を合わせるように制御がなされている
。

このように、Ｐ　Ｌ　Ｌ回路では変動する読取りデクパ
ルスに対して、クロックとの瞬時瞬時の位相差を検出し
、読取りデータパルスに同期させたクロックを出力する
ようになされている。

上記構成のＰＬＬ回路において、電流制御発振器５から
出力されるクロックの周波数は、読取りデータパルスの
変動許容範囲の周波数に対して追従できるように調整さ
れているが、従来においてはプリント基板の単体試験時
に、電圧電流変換回路４に入力される制御電圧と出力の
電流値の変換特性を決めるオフセント電圧値を、第４図
に示すように可変抵抗６またはタップ等により変動範囲
を調整し、オフセット電圧値を固定していた。

〔発明が解決しようとする課題〕

しかしながら、上記従来のＰ　Ｌ、　Ｌ回路では、可変
抵抗の経年変化等によるオフセット電圧の変動や、電圧
電流変換回路を構成する１−ランジスタ等の劣化により
、制御電圧から出力電流値への変換特性が変わり、読取
りデータパルスの周期の変動に対して、電流制御発振器
から出力されるクロックの周波数が追従できなくなり、
データ読取りの誤り率が高くなるという欠点があった。

本発明は、このような課題に鑑みて創案されたもので、
読取りデータパルスに対するクロックの追従性を改善し
、記録情報の読取り性能を高めることのできる再読取り
制御方式を提供することを目的としている。

〔課題を解決するだめの手段〕

」−記課題を解決するための本発明における手段は、磁
気ヘッドの読取り信号をパルス化した読取りデータパル
スと、後記電流制御発振器の出力クロックとの位相を比
較し、その位相差に応じた信号を出力する位相比較器と
、その位相比較器からの信号に対応して制御電圧を出力
する電流駆動回路と、その制御電圧を電流値に変換する
電圧電流変換回路と、その電流値に対応した周波数のク
ロックを出力する電流制御発振器とを備えた磁気テープ
装置のＰ　Ｌ　Ｌ回路において、読取りエラーが発生し
再読取りを行う際に、前記電圧電流変換器の変換特性を
決めるオフセット電圧値を、前記制御電圧に対応した電
圧値に切換えるＰＬＬ回路の再読取り制御方式によるも
のとする。

〔作用〕

本発明は、ＰＬＬ回路において、電流駆動部の出力であ
る制御電圧が、読取りを行う磁気テープ上のデータの記
録密度に比例して変化することを利用している。すなわ
ち、記録密度が大きいと読取リデータパルスに対してク
ロックの位相が遅れ、制御電圧は上がるように作動し、
また、記録密度が小さいと読取りデータパルスに対して
クロックの位相が進み、制御電圧は下がるように作動す
るため、この制御電圧を利用してその変動に対応させて
、電圧電流変換回路へ入力するオフセット電圧値を変化
させるものである。

すなわち、電圧電流変換回路へ入力するオフセラ１−電
圧は、通常の読取りでは初期設定された固定値にされて
いて、経年変化等による劣化により、例えば読取りデー
タパルスに対してクロックが遅れた状態で、電流制御発
振器の出力周波数が追従できなくなり、読取りエラーが
発生した場合には、再読取りの時にそのオフセット電圧
値を固定値に変えて、上昇した制御電圧値に対応した、
固定値よりも大きくなる電圧値を入力させる。これによ
り電圧電流変換回路における出力電流値をより大きくす
ることができ、電流制御発振器から出力されるクロック
をより高い周波数まで追従させることができる。また、
読取りデータパルスに対してクロックが進んだ状態で、
電流制御発振器の出力周波数が追従できなくなり読取り
エラーとなった場合には、やはり再読取りの時にオフセ
ット電圧値を固定値に変えて、下降した制御電圧値に対
応した、固定値よりも小さくなる電圧値を人力させる。

これにより電圧電流変換回路における出力電流値をより
小さくすることができ、電流制御発振器から出力される
クロックをより低い周波数まで追従させることができる
。

従って、他の装置においてテープ走行速度等の違う条件
で記録されたデータなどに対して、読取りが追従できな
くなった場合でも、再読取り時の追従性が高められるの
で、確実にデータの読取りを行うことができる。

〔実施例〕

以下図面を参照して、本発明の実施例を詳細に説明する
。

第１図は、本発明の一実施例のＰ　Ｌ　Ｌ回路の構成図
である。同図中、第４図で説明した従来と同一構成部分
には同一符号を付し、その説明を省略する。第１図に示
すように、電圧電流変換回路４にはトランジスタ４ａが
構成されていて制御電圧を電流値に変換している。その
変換特性を決めるトランジスタ４ａのベースに入力され
るオフセ・ント電圧値は、従来と同様に固定値が固定ス
イッチ７　マルチプレクサ８及びデジタル・アナログ（
Ｄ／Ａ）変換器９により設定される。このオフセラ１へ
電圧の固定値は、プリン１〜基板の単体試験時に固定ス
イッチ７のそれぞれのスイ・ノチ（ＳＷ）が設定され、
４ビツトのデータが作成されることにより設定がなされ
固定されている。この４ビツ１・のデータはマルチプレ
クサ８を介してＤ／Ａ変換器９に入力され、４ビツトの
データに対応した出力電圧がオフセット電圧値としてト
ランジスタ４ａのベースに入力されている。

本実施例では、上述した電圧電流変換回路４へ入力され
るオフセット電圧値が、再読取りの際にマルチプレクサ
８にて、電流駆動回路２から出力される制御電圧に対応
した電圧値に切換えられる。

すなわち、マルチプレクサ８には固定スイッチ７からの
４ビツトデータの他に、レジスタ１３からの４ビツトデ
ータ及び再読取りの際にアクティブとなるＲｅ　ｔｒｙ
信号が入力されている。このＲｅｔｒｙ信号がアクティ
ブとなるとマルチプレクサ８ではＤ／Ａ変換器９に出力
する４ビツトデータを、レジスタ１３からのデータに切
換える。このレジスタ１３には、バッファアンプ１０及
びローパスフィルタ１１を経た制御電圧がアナログ・デ
ジタル（Ａ／Ｄ）変換器１２により変換された４ビツト
データが常時入力され保持されている。そして再読取り
の際にはそのレジスタ１３からのデータが、Ｄ／Ａ変換
器９により電圧値に変換され、電圧電流変換回路４のト
ランジスタ４ａのベースに入力される。

上記構成のＰＬＬ回路における再読取りの際の動作を詳
述すると、再読取りとなる状態では、位相比較器１に入
力される読取りデータパルスと電流制御発振器５から出
力されるクロックとの位相に差がある状態であり、従っ
て電流駆動回路２から出力される制御電圧は、位相差の
ない状態の出力電圧に比して上昇または下降した電圧値
となる。

すなわち、読取りデータパルスに対してクロックが遅れ
ている場合であれば、制御電圧は」−昇している。この
制御電圧値は電圧電流変換回路４において電流値に変換
されるが、同時に、バッファアンプ１０．ローパスフィ
ルタ１１．Ａ／Ｄ変換器１２及びＤ／Ａ変換器９を経て
、固定スイッチ７で設定されたオフセット電圧値よりも
大きい電圧値となり、電圧電流変換回路４のオフセット
電圧値としてトランジスタ４ａのベースに入力される。

これにより初期設定された固定値のオフセラト電圧によ
るときよりも、電圧電流変換回路４における出力電流値
が増大する。従って、電流制御発振器５から出力される
クロックの周波数が高くなり、読取りデータパルスに同
期させることができ、読取りエラーを回避することがで
きる。

また、読取りデータパルスに対してクロックが進んでい
る場合であれば、制御電圧は下陳し、電圧電流変換回路
４へのオフセット電圧値は初期設定された固定値のとき
よりも小さい値となる。これにより電圧電流変換回路４
の出力電流値はオフセット電圧が固定値のときよりも減
少する。従ってクロックの周波数は低くなり読取りデー
タパルスに同期させることができ、読取りエラーを回避
することができる。

このように本実施例では、制御電圧をＡ／Ｄ変換器で一
旦デジタル化して、Ｄ／Ａ変換器で再度電圧値にしてオ
フセット電圧にすることにより、制御電圧に応じてオフ
セット電圧値を固定値よりも大きくしたり、または小さ
くすることができ、読取りデータパルスに対してクロッ
クを追従させることができる。

〔発明の効果〕

以上説明したように、本発明によれば、書込み条件が極
端に異った状態でデータが記録された磁気テープなどの
読取りで、その読取りデータパルスにＰＬＬ回路の出力
クロックが追従できなくて読取りエラーとなっても、再
読取りの際にデータの記録状態に基づいたオフセット電
圧値により、電圧電流変換回路の変換特性を変えること
ができるため、クロックを追従させることができ、読取
り性能を高めることができる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、 第２図は一般的な磁気テープ装置の読取り系のブロック
図、 第３図は読取り系の信号、 第４図は従来のＰＬＬ回路の構成図である。 １；位相比較器、 ；電流駆動回路、 １１；ローパスフィルタ、 ；電圧電流変換回路、 ；電流制御発振器、 ；可変抵抗器、 ；固定スイッチ、 ；マルチプレクサ、 ；デジタル・アナログ（Ｄ／Ａ）変換器、０；バッファ
アンプ、 ２；アナログ・デジタル（Ａ／Ｄ）変換器、３；レジス
タ。

Claims (1)

1. 【特許請求の範囲】 磁気ヘッドの読取り信号をパルス化した読取りデータパ
   ルスと、後記電流制御発振器（５）の出力クロックとの
   位相を比較し、その位相差に応じた信号を出力する位相
   比較器（１）と、 その位相比較器（１）からの信号に対応して制御電圧を
   出力する電流駆動回路（２）と、その制御電圧を電流値
   に変換する電圧電流変換回路（４）と、 その電流値に対応した周波数のクロックを出力する電流
   制御発振器（５）とを備えた磁気テープ装置のフェーズ
   ・ロック・ループ回路において、読取りエラーが発生し
   再読取りを行う際に、前記電圧電流変換回路（４）の変
   換特性を決めるオフセット電圧値を、前記制御電圧に対
   応した電圧値に切換えることを特徴とするフェーズ・ロ
   ック・ループ回路の再読取り制御方式。