JPH0258821B2 - - Google Patents
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- JPH0258821B2 JPH0258821B2 JP56034890A JP3489081A JPH0258821B2 JP H0258821 B2 JPH0258821 B2 JP H0258821B2 JP 56034890 A JP56034890 A JP 56034890A JP 3489081 A JP3489081 A JP 3489081A JP H0258821 B2 JPH0258821 B2 JP H0258821B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
- H04L9/065—Encryption by serially and continuously modifying data stream elements, e.g. stream cipher systems, RC4, SEAL or A5/3
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
- H04L2209/12—Details relating to cryptographic hardware or logic circuitry
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
- H04L2209/34—Encoding or coding, e.g. Huffman coding or error correction
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- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
Description
【発明の詳細な説明】
本発明は、デイジタルデータをランダム化して
伝送ないし蓄積を行う方式、すなわちスクランブ
リング方式（またはデイスクランブリング方式）
の符号変換装置に関するものである。スクランブ
リングするための目的としては、種々あるが、一
つには、伝送ないしは蓄積媒体上でデータが盗ま
れたとしても、もともとの情報がランダム化され
ているために、情報の秘密を保持し得るという点
がある。
伝送ないし蓄積を行う方式、すなわちスクランブ
リング方式（またはデイスクランブリング方式）
の符号変換装置に関するものである。スクランブ
リングするための目的としては、種々あるが、一
つには、伝送ないしは蓄積媒体上でデータが盗ま
れたとしても、もともとの情報がランダム化され
ているために、情報の秘密を保持し得るという点
がある。
従来、このようなスクランブリングの方式とし
ては、送信側にいわゆるフイードバツクシフトレ
ジスタを利用したスクランブラーを、受信側にい
わゆるフイードフオーワードシフトレジスタを利
用したデイスクランブラーを配置する方式が広く
知られている。この方式に於ては、フイードバツ
クあるいはフイードフオーワードの結線の仕方
が、送信情報データの解読用の鍵として用いられ
ている。
ては、送信側にいわゆるフイードバツクシフトレ
ジスタを利用したスクランブラーを、受信側にい
わゆるフイードフオーワードシフトレジスタを利
用したデイスクランブラーを配置する方式が広く
知られている。この方式に於ては、フイードバツ
クあるいはフイードフオーワードの結線の仕方
が、送信情報データの解読用の鍵として用いられ
ている。
説明の便のため、第１図に従来方式の一例を示
す。
す。
第１図に於て、５１は送信点、５２はスクラン
ブラー、５３は伝送あるいは蓄積媒体、５４はデ
イスクランブラー、５５は受信点５６，５６′は
４段のシフトレジスタ、５７，５７′はビツトパ
ターン変換器、５８，５８′は、２を法とした加
算回路である。ビツトパターン変換器５７および
５７′を定めるフイードバツク函数fiは、あらか
じめ定められた１６ビツトの符号パターンfi＝（fi
（０），fi(1)，…，fi（15）によつて、きめられてい
る。すなわち、シフトレジスタ内にある４ビツト
のパターンを２進数とみて、その数がａの場合、
ビツトパターン変換器５７，５７′はビツトfi
（ａ）を出力する。第１図に於て、データは矢印
の方向に流れる。
ブラー、５３は伝送あるいは蓄積媒体、５４はデ
イスクランブラー、５５は受信点５６，５６′は
４段のシフトレジスタ、５７，５７′はビツトパ
ターン変換器、５８，５８′は、２を法とした加
算回路である。ビツトパターン変換器５７および
５７′を定めるフイードバツク函数fiは、あらか
じめ定められた１６ビツトの符号パターンfi＝（fi
（０），fi(1)，…，fi（15）によつて、きめられてい
る。すなわち、シフトレジスタ内にある４ビツト
のパターンを２進数とみて、その数がａの場合、
ビツトパターン変換器５７，５７′はビツトfi
（ａ）を出力する。第１図に於て、データは矢印
の方向に流れる。
第１図から容易に分るように、従来のスクラン
ブリング方式に於ては、伝送ないしは蓄積媒体上
に流される、スクランブルされたデータ列と、ス
クランブラのシフトレジスタ内に送り込まれるデ
ータ列とが同一であるため、スクランブルされた
データ列から、フイードバツク函数fiを推定する
ことが容易であり、情報の秘密保持のために、上
述の従来方式を用いる場合には、ある程度の解読
の容易さを覚悟しなければならなかつた。
ブリング方式に於ては、伝送ないしは蓄積媒体上
に流される、スクランブルされたデータ列と、ス
クランブラのシフトレジスタ内に送り込まれるデ
ータ列とが同一であるため、スクランブルされた
データ列から、フイードバツク函数fiを推定する
ことが容易であり、情報の秘密保持のために、上
述の従来方式を用いる場合には、ある程度の解読
の容易さを覚悟しなければならなかつた。
本発明の目的は、上述の従来のスクランブリン
グ方式の欠点を除去し、スクランブルされたデー
タ列とスクランブラ内のシフトレジスタに保持さ
れたデータとの対応関係が容易につかめないよう
にすることによつて、解読される危険性を少なく
した方式のスクランブラ、デイスクランブラとし
ての符号変換装置を提案するものである。
グ方式の欠点を除去し、スクランブルされたデー
タ列とスクランブラ内のシフトレジスタに保持さ
れたデータとの対応関係が容易につかめないよう
にすることによつて、解読される危険性を少なく
した方式のスクランブラ、デイスクランブラとし
ての符号変換装置を提案するものである。
本発明によれば、送信側には送信用デイジツト
をスクランブルする符号化装置を有し、受信側に
は受信したデイジツト列をデイスクライブして前
記送信用デイジツト列を復元する復号化装置を有
する符号変換装置において、 前記符号化装置は縦続接続した複数個の符号変
換ブロツクで構成され、更に、各符号変換ブロツ
クは、後段の符号変換ブロツクの出力の一部を、
ただし再集団の符号変換ブロツクは自身の出力の
一部を入力ビツト列とする、一個以上のシフトレ
ジスタと、該一個以上のシフトレジスタに格納さ
れているビツトパターンをそれぞれあらかじめ定
められたビツトパターンに応じて、該ビツトパタ
ーンに対応した変換ビツトに変換するビツトパタ
ーン変換器と、前記変換ビツトおよび該符号変換
ブロツクへの一個以上の入力ビツトに対して、そ
れぞれあらかじめ定められた組合せで２を法とし
た加算を行なう組合せ加算回路とから成こと、か
つ 前記復号化装置は縦続接続した複数個の符号変
換ブロツクで構成され、更に各符号変換ブロツク
は、前段の符号変換ブロツクの出力の一部を、た
だし初段の符号変換ブロツクは自身の入力の一部
を入力ビツト列とする、一個以上のシフトレジス
タと、該一個以上のシフトレジスタに格納されて
いるビツトパターンを前記それぞれあらかじめ定
められた符号パターンに応じて、該ビツトパター
ンに対応応した変換ビツトに変換するビツトパタ
ーン変換器と、前記変換ビツトおよび該符号変換
ブロツクへの一個以上の入力ビツトに対して、前
記それぞれあらかじめ定められた組合せで２を法
とした加算を行う組合せ加算回路とから成ること を特徴とする符号変換装置が得られる。尚、本発
明においては、各データは１ビツト以上の複数ビ
ツトからなるデイジツトとして表わされるものと
考えている。
をスクランブルする符号化装置を有し、受信側に
は受信したデイジツト列をデイスクライブして前
記送信用デイジツト列を復元する復号化装置を有
する符号変換装置において、 前記符号化装置は縦続接続した複数個の符号変
換ブロツクで構成され、更に、各符号変換ブロツ
クは、後段の符号変換ブロツクの出力の一部を、
ただし再集団の符号変換ブロツクは自身の出力の
一部を入力ビツト列とする、一個以上のシフトレ
ジスタと、該一個以上のシフトレジスタに格納さ
れているビツトパターンをそれぞれあらかじめ定
められたビツトパターンに応じて、該ビツトパタ
ーンに対応した変換ビツトに変換するビツトパタ
ーン変換器と、前記変換ビツトおよび該符号変換
ブロツクへの一個以上の入力ビツトに対して、そ
れぞれあらかじめ定められた組合せで２を法とし
た加算を行なう組合せ加算回路とから成こと、か
つ 前記復号化装置は縦続接続した複数個の符号変
換ブロツクで構成され、更に各符号変換ブロツク
は、前段の符号変換ブロツクの出力の一部を、た
だし初段の符号変換ブロツクは自身の入力の一部
を入力ビツト列とする、一個以上のシフトレジス
タと、該一個以上のシフトレジスタに格納されて
いるビツトパターンを前記それぞれあらかじめ定
められた符号パターンに応じて、該ビツトパター
ンに対応応した変換ビツトに変換するビツトパタ
ーン変換器と、前記変換ビツトおよび該符号変換
ブロツクへの一個以上の入力ビツトに対して、前
記それぞれあらかじめ定められた組合せで２を法
とした加算を行う組合せ加算回路とから成ること を特徴とする符号変換装置が得られる。尚、本発
明においては、各データは１ビツト以上の複数ビ
ツトからなるデイジツトとして表わされるものと
考えている。
図面を参照して本発明を詳細に説明する。
第２図、第３図、第４図、第５図、第７図は、
本発明の実施例を示すブロツク図である。
本発明の実施例を示すブロツク図である。
第２図に於て、参照数字１は、２を法とした加
算回路１１４，１５，１６から成る組合せ回路を
示し、参照数字２は、シフトレジスタ３，４，５
に格納されているビツトパターンをあらかじめ定
められた符号パターンf1，f2，f3に応じて、該ビ
ツトパターンに対応した３個の変換ビツトct，
dt，etに変換するビツトパターン変換器を示す。
なお、変換ビツトct，dt，etは、時刻ｔに於て、
ビツトパターン変換器２より出力されたビツトで
あり、それぞれライン８，９，，10を介して出力
される。
算回路１１４，１５，１６から成る組合せ回路を
示し、参照数字２は、シフトレジスタ３，４，５
に格納されているビツトパターンをあらかじめ定
められた符号パターンf1，f2，f3に応じて、該ビ
ツトパターンに対応した３個の変換ビツトct，
dt，etに変換するビツトパターン変換器を示す。
なお、変換ビツトct，dt，etは、時刻ｔに於て、
ビツトパターン変換器２より出力されたビツトで
あり、それぞれライン８，９，，10を介して出力
される。
さて、時刻ｔに於て、入力ライン６より前記組
合せ回路１へ入力された入力情報ビツトatは、該
組合せ回路内の２を法とした加算回路１４で、前
記変換ビツトetと加え合されることにより、加算
結果btに変換され、ライン７を介して伝送ないし
は蓄積媒体上へ送出されると同時にライン１１を
介してシフトレジスタ３へも送りこまれる。
合せ回路１へ入力された入力情報ビツトatは、該
組合せ回路内の２を法とした加算回路１４で、前
記変換ビツトetと加え合されることにより、加算
結果btに変換され、ライン７を介して伝送ないし
は蓄積媒体上へ送出されると同時にライン１１を
介してシフトレジスタ３へも送りこまれる。
前記ビツトパターン変換器２は、本実施例に於
ては、各シフトレジスタ３，４，５それぞれに対
応した３つのビツトパターン変換器から構成され
ており、シフトレジスタ３，４，５それぞれに格
納されているビツトパターンが、それぞれあらか
じめ定められた符号パターンf1，f2，f3に従つて、
それぞれのビツトパターンに対応した前記変換ビ
ツトct，dt，etに変換される。該ビツトパターン
変換器は、リードオンリーメモリないしランダム
アクセスメモリなどを用いて容易に実現できるこ
とは従来通りである。さて、該変換ビツトct，
dt，etは、前記組合せ回路２へ入力されるが、変
換ビツトct，dtはそれぞれ該組合せ回路１内の２
を法とした加算回路１５および１６で、前記送出
ビツトbtと加え合わされ、その加算結果ft，gtが、
それぞれ前記シフトレジスタ４および５への入力
ビツトとなる。
ては、各シフトレジスタ３，４，５それぞれに対
応した３つのビツトパターン変換器から構成され
ており、シフトレジスタ３，４，５それぞれに格
納されているビツトパターンが、それぞれあらか
じめ定められた符号パターンf1，f2，f3に従つて、
それぞれのビツトパターンに対応した前記変換ビ
ツトct，dt，etに変換される。該ビツトパターン
変換器は、リードオンリーメモリないしランダム
アクセスメモリなどを用いて容易に実現できるこ
とは従来通りである。さて、該変換ビツトct，
dt，etは、前記組合せ回路２へ入力されるが、変
換ビツトct，dtはそれぞれ該組合せ回路１内の２
を法とした加算回路１５および１６で、前記送出
ビツトbtと加え合わされ、その加算結果ft，gtが、
それぞれ前記シフトレジスタ４および５への入力
ビツトとなる。
以上説明したように第２図に於る実施例に於て
は、送出ビツトbtの列は、シフトレジスタ４およ
び５には直接現れず、btの列のみから情報ビツト
atの列を推定することは前記符号パターンf1，f2
およびf3を知らない限り困難である。従つて、あ
らかじめ定められた符号パターンf1，f2，f3を解
読用のキー（鍵）として用いれば、情報秘匿用に
第２図の符号変換装置を利用することができる。
は、送出ビツトbtの列は、シフトレジスタ４およ
び５には直接現れず、btの列のみから情報ビツト
atの列を推定することは前記符号パターンf1，f2
およびf3を知らない限り困難である。従つて、あ
らかじめ定められた符号パターンf1，f2，f3を解
読用のキー（鍵）として用いれば、情報秘匿用に
第２図の符号変換装置を利用することができる。
第１図の符号変換装置でスクランブルされたデ
ータ列をもとの情報ビツトatの列に変換する受信
側の符号変換装置を示す図が第３図であり、これ
もまた、本発明の一実施例となつている。第３図
に於て、第２図と同一の番号をもつものは、同一
の機能を有するブロツクないしは回路である。
ータ列をもとの情報ビツトatの列に変換する受信
側の符号変換装置を示す図が第３図であり、これ
もまた、本発明の一実施例となつている。第３図
に於て、第２図と同一の番号をもつものは、同一
の機能を有するブロツクないしは回路である。
従つて、第３図に於て入力ライン２０より、第
２図の符号変換装置から出力されたビツトbtの列
を入力すれば、ライン８，９，１０よりそれぞれ
前記ビツトct，dt，etが出力され、組合せ回路１
へ入力されることは明らかである。従つて組合せ
回路１内の２を法とした加算回路１４では、前記
ビツトbtとetとが加算される。しかるに、第２図
に於て説明したように at○＋et＝btであるから bt○＋et＝atとなり、前記入力情報ビツトatが復
元され、ライン２１より出力される。
２図の符号変換装置から出力されたビツトbtの列
を入力すれば、ライン８，９，１０よりそれぞれ
前記ビツトct，dt，etが出力され、組合せ回路１
へ入力されることは明らかである。従つて組合せ
回路１内の２を法とした加算回路１４では、前記
ビツトbtとetとが加算される。しかるに、第２図
に於て説明したように at○＋et＝btであるから bt○＋et＝atとなり、前記入力情報ビツトatが復
元され、ライン２１より出力される。
よつて、第３図は確かに、第２図の符号変換装
置をスクランブラとした時のデイスクランブラと
なつている。
置をスクランブラとした時のデイスクランブラと
なつている。
第４図は本発明の他の実施例を示す。第４図に
於て参照番号１′，２′，３′，４′，５′，６′，
７′，８′，は第２図における１，２，３，４，
５，６，７，８と同じ役割機能をもつていること
を示す。
於て参照番号１′，２′，３′，４′，５′，６′，
７′，８′，は第２図における１，２，３，４，
５，６，７，８と同じ役割機能をもつていること
を示す。
まず、参照数字１′は２を法とした加算回路１
８，１９から成る組合せ回路を示し、参照数字
２′は、、シフトレジスタ３′，４′，５′に格納さ
れているビツトパターンを、あらかじめ定められ
た符号パターンf1′，f2′に応じて、該ビツトパタ
ーンに対応した２個の変換ビツトct′，dt′に変換
するビツトパターン変換器を示す。なお変換ビツ
トct′，dt′は、時刻ｔに於て、ビツトパターン変
換器２′より出力されたビツトであり、それぞれ
ライン８′１７を介して出力される。
８，１９から成る組合せ回路を示し、参照数字
２′は、、シフトレジスタ３′，４′，５′に格納さ
れているビツトパターンを、あらかじめ定められ
た符号パターンf1′，f2′に応じて、該ビツトパタ
ーンに対応した２個の変換ビツトct′，dt′に変換
するビツトパターン変換器を示す。なお変換ビツ
トct′，dt′は、時刻ｔに於て、ビツトパターン変
換器２′より出力されたビツトであり、それぞれ
ライン８′１７を介して出力される。
さて、時刻ｔに於て、入力ライン６′より前記
組合せ回路１′へ入力された情報ビツトat′は、該
組合せ回路内の２を法とした加算回路１８および
１９で、前記変換ビツトdt′およびct′と加え合わ
されることにより加算結果bt′に変換され、ライ
ン７′を介して伝送ないしは蓄積媒体上に送出さ
れると同時に、ライン１１′を介してシフトレジ
スタ３′へも送り込まれる。
組合せ回路１′へ入力された情報ビツトat′は、該
組合せ回路内の２を法とした加算回路１８および
１９で、前記変換ビツトdt′およびct′と加え合わ
されることにより加算結果bt′に変換され、ライ
ン７′を介して伝送ないしは蓄積媒体上に送出さ
れると同時に、ライン１１′を介してシフトレジ
スタ３′へも送り込まれる。
前記ビツトパターン変換器２′は、本実施例に
於ては、レジスタ３′およびレジスタ４′と５′そ
れぞれに対応した２つのビツトパターン変換器か
ら構成されており、シフトレジスタ３′およびシ
フトレジスタ４′と５′それぞれに格納されている
ビツトパターンが、それぞれあらかじめ定められ
た符号パターンf1′，f2′に従つて、それぞれのビ
ツトパターンに対応した前記ビツトct′および
dt′に変換される。更に該変換ビツトct′は、前記
シフトレジスタ３′および４′へ入力される。
於ては、レジスタ３′およびレジスタ４′と５′そ
れぞれに対応した２つのビツトパターン変換器か
ら構成されており、シフトレジスタ３′およびシ
フトレジスタ４′と５′それぞれに格納されている
ビツトパターンが、それぞれあらかじめ定められ
た符号パターンf1′，f2′に従つて、それぞれのビ
ツトパターンに対応した前記ビツトct′および
dt′に変換される。更に該変換ビツトct′は、前記
シフトレジスタ３′および４′へ入力される。
さて、該変換ビツトct′およびdtは、前記組合
せ回路１′へ送られ、前に記したようにそれぞれ
該組合せ回路１′内の２を法とした加算回路１８
および１９で加算され、at′○＋ct′○＋dt′＝bt′が
該
組合せ回路より出力される。
せ回路１′へ送られ、前に記したようにそれぞれ
該組合せ回路１′内の２を法とした加算回路１８
および１９で加算され、at′○＋ct′○＋dt′＝bt′が
該
組合せ回路より出力される。
第４図の例に於ても、送出ビツトbt′の列は、
シフトレジスタ４および５には直接現れず、送出
ビツトbt′の列から情報ビツトat′の列を推定する
ことは、前記符号パターンf1′およびf2′を知らな
い限り困難である。従つてあらかじめ定められた
符号パターンf1′およびf2′を解読用のキー（鍵）
として用いれば情報秘匿用に第４図の符号変換装
置を利用することができる。第４図の符号変換装
置でスクランブルされたデータ列をもとの情報ビ
ツトat′の列に変換する受信側の符号変換装置を
示す図が第５図であり、この図も同じく本発明の
一実施例を示すブロツク図となつている。第４図
と同一の番号をもつものは同一の機能を有するブ
ロツクないしは回路である。
シフトレジスタ４および５には直接現れず、送出
ビツトbt′の列から情報ビツトat′の列を推定する
ことは、前記符号パターンf1′およびf2′を知らな
い限り困難である。従つてあらかじめ定められた
符号パターンf1′およびf2′を解読用のキー（鍵）
として用いれば情報秘匿用に第４図の符号変換装
置を利用することができる。第４図の符号変換装
置でスクランブルされたデータ列をもとの情報ビ
ツトat′の列に変換する受信側の符号変換装置を
示す図が第５図であり、この図も同じく本発明の
一実施例を示すブロツク図となつている。第４図
と同一の番号をもつものは同一の機能を有するブ
ロツクないしは回路である。
従つて、第５図に於て、入力ライン３０より、
第４図の符号変換装置から出力されたビツトbtの
列を入力すれば、ライン８′および１７より、そ
れぞれ前記ビツトct′，dt′が出力され、組合せ回
路１′へ入力されることは明らかである。
第４図の符号変換装置から出力されたビツトbtの
列を入力すれば、ライン８′および１７より、そ
れぞれ前記ビツトct′，dt′が出力され、組合せ回
路１′へ入力されることは明らかである。
従つて入力ビツトbt′は組合せ回路１′内の２を
法とした加算回路１９および１８を経たのちbt′
○＋ct○＋dt′となつてライン３１を介して出力され
る。しかるに第４図で説明したようにat′○＋dt′○＋
ct′＝bt′であるから、 bt′○＋ct′○＋dt′＝at′である。
法とした加算回路１９および１８を経たのちbt′
○＋ct○＋dt′となつてライン３１を介して出力され
る。しかるに第４図で説明したようにat′○＋dt′○＋
ct′＝bt′であるから、 bt′○＋ct′○＋dt′＝at′である。
よつて、前記情報ビツトat′が確かに復元され
第５図の回路は、第４図で示された符号変換装置
をスクランブラとしたときのデイスクランブラと
なつている。
第５図の回路は、第４図で示された符号変換装置
をスクランブラとしたときのデイスクランブラと
なつている。
次に第６図は、本発明の更に他の実施例を示
す。参照数字１″，２″，３″，４″，５″，６″，
７″，８″，９″，１０″，１１″，１２″，１３″，
６，７は、第２図に於る参照数字１，２，
３，４，５，６，７，８，９，１０，１１，１
２，１３と同じ役割機能をもつていることを示
す。
す。参照数字１″，２″，３″，４″，５″，６″，
７″，８″，９″，１０″，１１″，１２″，１３″，
６，７は、第２図に於る参照数字１，２，
３，４，５，６，７，８，９，１０，１１，１
２，１３と同じ役割機能をもつていることを示
す。
まず参照数字１″は２を法とした加算回路２２，
２３，２４，２５，２６，２７および２８から成
る組合せ回路を示し、参照数字２″は、シフトレ
ジスタ３″，４″および５″に格納されているビツ
トパターンを、あらかじめ定められた符号パター
ンf1″，f2″，f3″に応じて該ビツトパターンに対応
した３個の変換ビツトct″，dt″およびet″に変換す
るビツトパターン変換器を示す。該変換ビツト
ct″，dt″およびet″はそれぞれライン８″，９″，１
０″を介して前記組合せ回路１′へ送り込まれる。
２３，２４，２５，２６，２７および２８から成
る組合せ回路を示し、参照数字２″は、シフトレ
ジスタ３″，４″および５″に格納されているビツ
トパターンを、あらかじめ定められた符号パター
ンf1″，f2″，f3″に応じて該ビツトパターンに対応
した３個の変換ビツトct″，dt″およびet″に変換す
るビツトパターン変換器を示す。該変換ビツト
ct″，dt″およびet″はそれぞれライン８″，９″，１
０″を介して前記組合せ回路１′へ送り込まれる。
さて、時刻ｔに於て、入力ライン６より前記
組合せ回路１′へ入力された情報デイジツト
（at″，at）のうちの１つである情報ビツトａ
は、該組合回路内の２を法とした加算回路２２で
前記変換ビツトet″と加え合わされ、ビツトbt
となつてライン７を介して、伝送ないしは蓄積
媒体上に送出される。該ビツトbtは、同時に前
記加算回路２４および２７へも供給される。
組合せ回路１′へ入力された情報デイジツト
（at″，at）のうちの１つである情報ビツトａ
は、該組合回路内の２を法とした加算回路２２で
前記変換ビツトet″と加え合わされ、ビツトbt
となつてライン７を介して、伝送ないしは蓄積
媒体上に送出される。該ビツトbtは、同時に前
記加算回路２４および２７へも供給される。
更に他の情報ビツトa″は、前記組合せ回路１″
内の２を法とした加算回路２３，２４，２６，２
８で、それぞれ前記変換ビツトet″、前記送出ビ
ツトbt″、前記変換ビツトdt″，ct″を加え合わされ
ることにより、ビツトbt″となつて、ライン７″を
介して、伝送ないしは蓄積媒体上に前記ビツトbt
と共に送出される。該ビツトbt″は同時に、前
記シフトレジスタ３″への入力ビツトともなる。
内の２を法とした加算回路２３，２４，２６，２
８で、それぞれ前記変換ビツトet″、前記送出ビ
ツトbt″、前記変換ビツトdt″，ct″を加え合わされ
ることにより、ビツトbt″となつて、ライン７″を
介して、伝送ないしは蓄積媒体上に前記ビツトbt
と共に送出される。該ビツトbt″は同時に、前
記シフトレジスタ３″への入力ビツトともなる。
なお、前記２を法とした加算回路２７では前記
変換ビツトct″と、前記送出ビツトbtとが加え
あわされ、その加算結果ft″は、前記シフトレジ
スタ４″への入力となり、また前記２を法とした
加算回路２５では、前記変換ビツトdt″と前記送
出ビツトbtとが加え合わされ、その加算結果
gt″が前記シフトレジスタ５″への入力となつてい
る。
変換ビツトct″と、前記送出ビツトbtとが加え
あわされ、その加算結果ft″は、前記シフトレジ
スタ４″への入力となり、また前記２を法とした
加算回路２５では、前記変換ビツトdt″と前記送
出ビツトbtとが加え合わされ、その加算結果
gt″が前記シフトレジスタ５″への入力となつてい
る。
第６図の例に於ても、送出ビツトの組つまりデ
イジツト（bt″，bt）の列は、シフトレジスタ
４″および５″には直接現れず、送出デイジツト
（bt″，bt）の列から、情報デイジツト（at″，at
）の列を推定することは前記符号パターンf1″，
f2″およびf3″を知らない限り困難である。従つて
あらかじめ定められた符号パターンf1″，f2″およ
びf3″を解読用のキー（鍵）として用いれば、情
報秘匿用に第６図の符号変換装置を利用すること
ができる。
イジツト（bt″，bt）の列は、シフトレジスタ
４″および５″には直接現れず、送出デイジツト
（bt″，bt）の列から、情報デイジツト（at″，at
）の列を推定することは前記符号パターンf1″，
f2″およびf3″を知らない限り困難である。従つて
あらかじめ定められた符号パターンf1″，f2″およ
びf3″を解読用のキー（鍵）として用いれば、情
報秘匿用に第６図の符号変換装置を利用すること
ができる。
第６図の符号変換装置で、スクランブルされた
データ列をもとの情報デイジツト（at″，at）
の列に変換する受信側の符号変換装置を示す図が
第７図であり、この図も同じく本発明の一実施例
を示すブロツク図となつている。第６図と同一の
番号をもつものは、同一の機能を有するブロツク
ないしは回路である。
データ列をもとの情報デイジツト（at″，at）
の列に変換する受信側の符号変換装置を示す図が
第７図であり、この図も同じく本発明の一実施例
を示すブロツク図となつている。第６図と同一の
番号をもつものは、同一の機能を有するブロツク
ないしは回路である。
従つて第７図において入力ライン４０および４
１より、第６図の符号変換装置から出力されたデ
イジツト（bt″，bt）を入力すれば、ライン
８″，９″および１０″よりそれ前記変換ビツト
ct″，dt″およびet″が出力され、組合せ回路１″へ
送りこまれることは明らかである。
１より、第６図の符号変換装置から出力されたデ
イジツト（bt″，bt）を入力すれば、ライン
８″，９″および１０″よりそれ前記変換ビツト
ct″，dt″およびet″が出力され、組合せ回路１″へ
送りこまれることは明らかである。
従つて組合せ回路１″内の２を法とした加算回
路２２では、入力ビツトbtと前記変換ビツト
et″とが加え合わされ、加算結果bt○＋et″ゃライ
ン４３を介して出力される。
路２２では、入力ビツトbtと前記変換ビツト
et″とが加え合わされ、加算結果bt○＋et″ゃライ
ン４３を介して出力される。
しかるに、第６図の符号変換装置に於て説明し
た様に、 at○＋et″＝btであるから、bt○＋et″＝at
と
なつて確かに前記情報ビツトat″が復元される。
た様に、 at○＋et″＝btであるから、bt○＋et″＝at
と
なつて確かに前記情報ビツトat″が復元される。
更にまた、入力ビツトbt″は、組合せ回路１″内
の２を法とした加算回路２８，２６，２４および
２３を経たのち、bt″○＋ct″○＋dt″○＋bt〇et″
となつ
て、ライン４２を介して出力される。しかるに第
６図で説明した様にat″○＋et″○＋bt○＋dt″○＋
ct″＝
bt″であるから、 bt″○＋ct″○＋dt″○＋bt○＋et″＝at″となり
、前記情
報ビツトat″も確かに復元されている。
の２を法とした加算回路２８，２６，２４および
２３を経たのち、bt″○＋ct″○＋dt″○＋bt〇et″
となつ
て、ライン４２を介して出力される。しかるに第
６図で説明した様にat″○＋et″○＋bt○＋dt″○＋
ct″＝
bt″であるから、 bt″○＋ct″○＋dt″○＋bt○＋et″＝at″となり
、前記情
報ビツトat″も確かに復元されている。
従つて、第７図の符号変換装置は、第６図の装
置をスクランブラとしたときのデイスクランブラ
となつている。
置をスクランブラとしたときのデイスクランブラ
となつている。
第２図乃至第７図の構成は、以下のようにも解
釈することができる。第２図において、１２１，
１２２，１２３はそれぞれ第１，第２，第３の符
号変換ブロツクであり、ラインは１２４，１２５
により縦続接続されている。更に第１の符号変換
ブロツク１２１は後段の第２の符号変換ブロツク
１２２の出力を、ライン１３を介して内部のレジ
シタ５への入力とし、第２の符号変換ブロツク１
２２は後段の第３の符号変換ブロツク１２３の出
力をライン１２を介して内部のレジスタ４への入
力とし、最終段の第３の符号変換ブロツク１２３
は自身の出力をライン１１を介して、内部レジス
タ３への入力としている。又、第１，第２，第３
の各符号変換ブロツク１２１，１２２，１２３で
はそれぞれレジスタ５，レジスタ４，レジスタ３
に格能されている各ビツトパターンをそれぞれあ
らかじめ定められたビツトパターンに応じて、該
格納されている各ビツトパターンに対応した各変
換ビツトに変換するビツトパターン変換器f3，
f2，f1をそれぞれ有し、それぞれライ１０，ライ
ン９，ライン８を介して供給される該各変換ビツ
トとそれぞれライン６，ライン１２４，ライン１
２５からの入力ビツトとの２を法とした加算をそ
れぞれ行う回路１４，１６，１５を有する。回路
１４の出力はライン１２４を介して第２の符号変
換ブロツク１２２へ、回路１６の出力はライン１
３を介して第１の符号変換ブロツク１２１へ、回
路１５の出力はライン１２を介して第２の符号変
換ブロツク１２２へそれぞれ供給されている。
釈することができる。第２図において、１２１，
１２２，１２３はそれぞれ第１，第２，第３の符
号変換ブロツクであり、ラインは１２４，１２５
により縦続接続されている。更に第１の符号変換
ブロツク１２１は後段の第２の符号変換ブロツク
１２２の出力を、ライン１３を介して内部のレジ
シタ５への入力とし、第２の符号変換ブロツク１
２２は後段の第３の符号変換ブロツク１２３の出
力をライン１２を介して内部のレジスタ４への入
力とし、最終段の第３の符号変換ブロツク１２３
は自身の出力をライン１１を介して、内部レジス
タ３への入力としている。又、第１，第２，第３
の各符号変換ブロツク１２１，１２２，１２３で
はそれぞれレジスタ５，レジスタ４，レジスタ３
に格能されている各ビツトパターンをそれぞれあ
らかじめ定められたビツトパターンに応じて、該
格納されている各ビツトパターンに対応した各変
換ビツトに変換するビツトパターン変換器f3，
f2，f1をそれぞれ有し、それぞれライ１０，ライ
ン９，ライン８を介して供給される該各変換ビツ
トとそれぞれライン６，ライン１２４，ライン１
２５からの入力ビツトとの２を法とした加算をそ
れぞれ行う回路１４，１６，１５を有する。回路
１４の出力はライン１２４を介して第２の符号変
換ブロツク１２２へ、回路１６の出力はライン１
３を介して第１の符号変換ブロツク１２１へ、回
路１５の出力はライン１２を介して第２の符号変
換ブロツク１２２へそれぞれ供給されている。
第３図において１３１，１３２，１３３はそれ
ぞれ第１，第２，第３の符号変換ブロツクであ
り、ライン１３４，１３５により縦続接続されて
いる更に第３の符号変換１３３は前段の第２の符
号変換ブロツク１３２の出力を、ライン１３６を
介して内部のレジスタ５への入力とし第２の符号
変換ブロツク１３２は、前段の第１の符号変換ブ
ロツクの出力を、ライン１３７を介して、内部の
レジスタ４への入力として、初段の符号変換ブロ
ツク１３１は、自身への入力をライン１１を介し
て、内部のレジスタ３への入力としている。又、
第１、第２、第３の各符号変換ブロツ１３１，１
３２，１３３ではそれぞれレジスタ３，レジスタ
４，レジスタ５に格能されている各ビツトパター
ンを、それぞれあらかじめ定められたビツトパタ
ーンに応じて該格納されている各ビツトパターン
に対応した各変換ビツトに変換するビツトパター
ン変換器f1，f2，f3をそれぞれ有し、それぞれラ
イン８，９，１０を介して供給される該各変換ビ
ツトとそれぞれライン２０，１３４，１３５から
の入力ビツトとの２を法とした加算をそれぞれ行
う回路１５，１６，１４を有する。回路１５の出
力はライン１３７を介して第２の符号変換ブロツ
クへ、回路１６の出力はライン１３６を介して第
３の符号変換ブロツクへそれぞれ供給され回路１
４の出力はライン２１を介して復号化装置の出力
となつている。
ぞれ第１，第２，第３の符号変換ブロツクであ
り、ライン１３４，１３５により縦続接続されて
いる更に第３の符号変換１３３は前段の第２の符
号変換ブロツク１３２の出力を、ライン１３６を
介して内部のレジスタ５への入力とし第２の符号
変換ブロツク１３２は、前段の第１の符号変換ブ
ロツクの出力を、ライン１３７を介して、内部の
レジスタ４への入力として、初段の符号変換ブロ
ツク１３１は、自身への入力をライン１１を介し
て、内部のレジスタ３への入力としている。又、
第１、第２、第３の各符号変換ブロツ１３１，１
３２，１３３ではそれぞれレジスタ３，レジスタ
４，レジスタ５に格能されている各ビツトパター
ンを、それぞれあらかじめ定められたビツトパタ
ーンに応じて該格納されている各ビツトパターン
に対応した各変換ビツトに変換するビツトパター
ン変換器f1，f2，f3をそれぞれ有し、それぞれラ
イン８，９，１０を介して供給される該各変換ビ
ツトとそれぞれライン２０，１３４，１３５から
の入力ビツトとの２を法とした加算をそれぞれ行
う回路１５，１６，１４を有する。回路１５の出
力はライン１３７を介して第２の符号変換ブロツ
クへ、回路１６の出力はライン１３６を介して第
３の符号変換ブロツクへそれぞれ供給され回路１
４の出力はライン２１を介して復号化装置の出力
となつている。
第４図において１４１，１４２はそれぞれ第
１，第２の符号変換ブロツクであり、ライン１４
３を介して縦続接続されている。更に、第１の符
号変換ブロツク１４１は後段の第２の符号変換ブ
ロツク１４２の出力をライン４４を介して、内部
レジスタ４′および５′への入力とし、最終段の第
２の符号変換ブロツク１４２は、自身の出力をラ
イン１１′を介して内部のレジスタ３′への入力と
している。又、第１，第２の符号変換ブロツク１
４１，１４２では、それぞれレジスタ４′と５′、
レジスタ３′に格納されている各ビツトパターン
をそれぞれあらかじめ定められたビツトパターン
に応じて、該格納されている各ビツトパターンに
対応した各変換ビツトに変換するビツトパターン
変換器f2′，f1′をそれぞれ有し、それぞれライン
１７，ライン８′を介して供給される該各変換ビ
ツトとそれぞれライン１４５，ライワ１４３から
の入力ビツトとの２を法とした加算をそれぞれ行
う回路１８，１９を有する。回路１８の出力はラ
イン１４３を介して、第２の符号変換ブロツク
へ、回路１９の出力はライン７′を介して、符号
化装置の出力になると同時に、ライン１１′を介
して自身への入力となつて内部のレジスタ３′へ
供給されている。
１，第２の符号変換ブロツクであり、ライン１４
３を介して縦続接続されている。更に、第１の符
号変換ブロツク１４１は後段の第２の符号変換ブ
ロツク１４２の出力をライン４４を介して、内部
レジスタ４′および５′への入力とし、最終段の第
２の符号変換ブロツク１４２は、自身の出力をラ
イン１１′を介して内部のレジスタ３′への入力と
している。又、第１，第２の符号変換ブロツク１
４１，１４２では、それぞれレジスタ４′と５′、
レジスタ３′に格納されている各ビツトパターン
をそれぞれあらかじめ定められたビツトパターン
に応じて、該格納されている各ビツトパターンに
対応した各変換ビツトに変換するビツトパターン
変換器f2′，f1′をそれぞれ有し、それぞれライン
１７，ライン８′を介して供給される該各変換ビ
ツトとそれぞれライン１４５，ライワ１４３から
の入力ビツトとの２を法とした加算をそれぞれ行
う回路１８，１９を有する。回路１８の出力はラ
イン１４３を介して、第２の符号変換ブロツク
へ、回路１９の出力はライン７′を介して、符号
化装置の出力になると同時に、ライン１１′を介
して自身への入力となつて内部のレジスタ３′へ
供給されている。
第５図において１５１，１５２はそれぞれ第
１，第２の符号変換ブロツクであり、ライン１５
３を介して縦続接続されている。更に、第２の符
号変換ブロツク１５２は前段の第１の符号変換ブ
ロツク１５１の出力をライン１５４を介して、内
部のレジスタ４′および５′への入力とし、初段の
第１の符号変換ブロツク１５１は、自身への入力
をライン１１′を介して内部のレジスタ３′への入
力としている。又、第１，第２の各符号変換ブロ
ツク１５１，１５２では、それぞれレジスタ３，
レジスタ４′と５″に格納されている各ビツトパタ
ーンをそれぞれあらかじめ定められたビツトパタ
ーンに応じて、該格納されているビツトパターン
に対応した各変換ビツトに変換するビツトパター
ン変換器f1′，f2′をそれぞれ有し、それぞれライ
ン８′，ライン１７を介して供給される該各変換
ビツトとそれぞれライン３０，ライン１５３から
の入力ビツトとの２を法として加算をそれぞれ行
う回路１８，１９を有する。回路１９の出力はラ
イン３１を介して、符号化装置の出力ｓなつてい
る。
１，第２の符号変換ブロツクであり、ライン１５
３を介して縦続接続されている。更に、第２の符
号変換ブロツク１５２は前段の第１の符号変換ブ
ロツク１５１の出力をライン１５４を介して、内
部のレジスタ４′および５′への入力とし、初段の
第１の符号変換ブロツク１５１は、自身への入力
をライン１１′を介して内部のレジスタ３′への入
力としている。又、第１，第２の各符号変換ブロ
ツク１５１，１５２では、それぞれレジスタ３，
レジスタ４′と５″に格納されている各ビツトパタ
ーンをそれぞれあらかじめ定められたビツトパタ
ーンに応じて、該格納されているビツトパターン
に対応した各変換ビツトに変換するビツトパター
ン変換器f1′，f2′をそれぞれ有し、それぞれライ
ン８′，ライン１７を介して供給される該各変換
ビツトとそれぞれライン３０，ライン１５３から
の入力ビツトとの２を法として加算をそれぞれ行
う回路１８，１９を有する。回路１９の出力はラ
イン３１を介して、符号化装置の出力ｓなつてい
る。
第６図において、１６１，１６２，１６３はそ
れぞれ第１，第２，第３の符号変換ブロツクであ
り、ラインは１６４，１６５，１６６，１６７に
より縦続接続されている。更に第１の符号変換ブ
ロツク１６１は後段の第２の符号変換ブロツク１
６２の出力を、ライン１３″を介して内部のレジ
スタ５″への入力とし、第２の符号変換ブロツク
１６２は後段の第３の符号変換ブロツク１６３の
出力をライン１２″を介して内部のレジスタ４″へ
の入力とし、最終段の第３の符号変換ブロツク１
６３は自身の出力をライン１１″を介して、内部
のレジスタ３″への入力としている。又、第１，
第２，第３の各符号変換ブロツク１６１，１６
２，１６３ではそれぞれレジスタ５″，レジスタ
４″，レジスタ３″に格納されている各ビツトパタ
ーンをそれぞれあらかじめ定められたビツトパタ
ーンに応じて、該格納されている各ビツトパター
ンに対応した各変換ビツトに変換するビツトパタ
ーン変換器f3″，f2″，f1″をそれぞれ有し、それぞ
れライン１０″，ライン９″，ライン８″を介して
供給される該各変換ビツトとそれぞれライン６，
６″，６ライン１６４と１６５、ライン１６６
と１６７からの入力ビツトとの２を法とした加算
をそれぞれ行う組合せ回路２２と２３と２４，２
５と２６，２７と２８を有する。回路２２，２
３，２４から成る組合せ回路の出力はライン１６
４と１６５を介して第２の符号変換ブロツク１６
２へ、回路２５と２６とから成る組合せ回路の出
力の一部はライン１３″を介して第１の符号変換
ブロツクへ、回路２７と２８から成る組合せ回路
の出力の一部はライン１２″を介して第２の符号
変換ブロツクへそれぞれ供給されている。
れぞれ第１，第２，第３の符号変換ブロツクであ
り、ラインは１６４，１６５，１６６，１６７に
より縦続接続されている。更に第１の符号変換ブ
ロツク１６１は後段の第２の符号変換ブロツク１
６２の出力を、ライン１３″を介して内部のレジ
スタ５″への入力とし、第２の符号変換ブロツク
１６２は後段の第３の符号変換ブロツク１６３の
出力をライン１２″を介して内部のレジスタ４″へ
の入力とし、最終段の第３の符号変換ブロツク１
６３は自身の出力をライン１１″を介して、内部
のレジスタ３″への入力としている。又、第１，
第２，第３の各符号変換ブロツク１６１，１６
２，１６３ではそれぞれレジスタ５″，レジスタ
４″，レジスタ３″に格納されている各ビツトパタ
ーンをそれぞれあらかじめ定められたビツトパタ
ーンに応じて、該格納されている各ビツトパター
ンに対応した各変換ビツトに変換するビツトパタ
ーン変換器f3″，f2″，f1″をそれぞれ有し、それぞ
れライン１０″，ライン９″，ライン８″を介して
供給される該各変換ビツトとそれぞれライン６，
６″，６ライン１６４と１６５、ライン１６６
と１６７からの入力ビツトとの２を法とした加算
をそれぞれ行う組合せ回路２２と２３と２４，２
５と２６，２７と２８を有する。回路２２，２
３，２４から成る組合せ回路の出力はライン１６
４と１６５を介して第２の符号変換ブロツク１６
２へ、回路２５と２６とから成る組合せ回路の出
力の一部はライン１３″を介して第１の符号変換
ブロツクへ、回路２７と２８から成る組合せ回路
の出力の一部はライン１２″を介して第２の符号
変換ブロツクへそれぞれ供給されている。
第７図において１７１，１７２，１７３はそれ
ぞれ第１，第２，第３の符号変換ブロツクであ
り、ライン１７４，１７５，１７６，１７７によ
り縦続接続されている更に第３の符号変換ブロツ
ク１７３は前段の第２の符号変換ブロツク１７２
の出力を、ライン１３″を介して内部のレジスタ
５″への入力とし、第２の符号変換ブロツク１７
２は、前記の第１の符号変換ブロツクの出力を、
ライン１２″を介して、内部のレジスタ４″への入
力とし、初段の符号変換ブロツク１７１は、自身
への入力をライン１１を介して、内部のレジスタ
３″への入力としている。又、第１，第２，第３
の各符号変換ブロツク１７１，１７２，１７３で
はそれぞれレジスタ３″，レジスタ４″，レジスタ
５″に格納されている各ビツトターンを、それぞ
れあらかじめ定められたビツトパターンに応じて
該格納されている各ビツトパターンに対応した各
変換ビツトに変換するビツトパターン変換器f1，
f2，f3をそれぞれ有し、それぞれライン８″，
９″，１０″を介して供給される該各変換ビツトと
それぞれライン４０と４１，１７４と１７５，１
７６と１７７からの入力ビツトとの２を法とした
加算をそれぞれ行う組合せ回路２８と２７，２５
と２６，２２と２３と２４を有する。回路２８と
２７から成る組合せ回路の出力はライン１２と
１７４と１７５と介して第２の符号変換ブロツク
へ、回路２５と２６から成る組合せ回路の出力は
ライン１３″と１７６と１７７を介して第３の符
号変換ブロツクへそれぞれ供給され回路２３と２
４から成る組合せ回路の出力はライン４２と４３
を介して復号化装置の出力となつている。
ぞれ第１，第２，第３の符号変換ブロツクであ
り、ライン１７４，１７５，１７６，１７７によ
り縦続接続されている更に第３の符号変換ブロツ
ク１７３は前段の第２の符号変換ブロツク１７２
の出力を、ライン１３″を介して内部のレジスタ
５″への入力とし、第２の符号変換ブロツク１７
２は、前記の第１の符号変換ブロツクの出力を、
ライン１２″を介して、内部のレジスタ４″への入
力とし、初段の符号変換ブロツク１７１は、自身
への入力をライン１１を介して、内部のレジスタ
３″への入力としている。又、第１，第２，第３
の各符号変換ブロツク１７１，１７２，１７３で
はそれぞれレジスタ３″，レジスタ４″，レジスタ
５″に格納されている各ビツトターンを、それぞ
れあらかじめ定められたビツトパターンに応じて
該格納されている各ビツトパターンに対応した各
変換ビツトに変換するビツトパターン変換器f1，
f2，f3をそれぞれ有し、それぞれライン８″，
９″，１０″を介して供給される該各変換ビツトと
それぞれライン４０と４１，１７４と１７５，１
７６と１７７からの入力ビツトとの２を法とした
加算をそれぞれ行う組合せ回路２８と２７，２５
と２６，２２と２３と２４を有する。回路２８と
２７から成る組合せ回路の出力はライン１２と
１７４と１７５と介して第２の符号変換ブロツク
へ、回路２５と２６から成る組合せ回路の出力は
ライン１３″と１７６と１７７を介して第３の符
号変換ブロツクへそれぞれ供給され回路２３と２
４から成る組合せ回路の出力はライン４２と４３
を介して復号化装置の出力となつている。
以上、詳しく説明してきたように本発明に従え
ば、伝送ないしは蓄積媒体上のデータ列から容易
にもとの情報データの列を推定することが困難な
符号変換装置並びに、その逆変換装置を構成する
ことができる。
ば、伝送ないしは蓄積媒体上のデータ列から容易
にもとの情報データの列を推定することが困難な
符号変換装置並びに、その逆変換装置を構成する
ことができる。
なお、実施例に於ては、説明の便のためのシフ
トレジスタの個数を３個に限定したが、複数個用
いて構成できることは明らかであり、更に、２を
法とした加算回路を更に任意に複雑なものにし得
ることは明らかである。
トレジスタの個数を３個に限定したが、複数個用
いて構成できることは明らかであり、更に、２を
法とした加算回路を更に任意に複雑なものにし得
ることは明らかである。
第１図は従来のスクランブリング方式に従つた
スクランブラ、デイスクランブラを示すブロツク
図、第２図，第３図，第４図，第５図，第６図、
第７図は、本発明の具体的な実施例を示すブロツ
ク図である。 図に於て、５１は送信点、５２はスクランブ
ラ、５３は伝送ないし蓄積媒体、５４はデイスク
ランブラ、５５は受信点、３，４，５，３′，
４′，５′，３″，４″，５″，５６，５６′はシフト
レジスタ、２，２′，２″，５７，５７′はビツト
パターン変換器、５８，５８′，１４，１５，１
６，１８，１９，２２，２３，２４，２５，２
６，２７，２８は２を法とした加算回路、６，２
０，６′，３０，６″，６，４０，４１は入力ラ
イン、７，２１，７′，３１，７″，７，４２，
４３は出力ライン、１，１′，１″は２を法とした
加算回路の組合せ回路、８，９，１０，１１，１
２，１３，８′，１１′，１７，８″，９″，１０″，
１１″，１２″，１３″は符号変換装置内でデータ
が流れるライン、１２１〜１２３，１３１〜１３
３，１４１，１４２，１５１，１５２，１６１〜
１６３，１７１〜１７３は符号変換ブロツクであ
る。
スクランブラ、デイスクランブラを示すブロツク
図、第２図，第３図，第４図，第５図，第６図、
第７図は、本発明の具体的な実施例を示すブロツ
ク図である。 図に於て、５１は送信点、５２はスクランブ
ラ、５３は伝送ないし蓄積媒体、５４はデイスク
ランブラ、５５は受信点、３，４，５，３′，
４′，５′，３″，４″，５″，５６，５６′はシフト
レジスタ、２，２′，２″，５７，５７′はビツト
パターン変換器、５８，５８′，１４，１５，１
６，１８，１９，２２，２３，２４，２５，２
６，２７，２８は２を法とした加算回路、６，２
０，６′，３０，６″，６，４０，４１は入力ラ
イン、７，２１，７′，３１，７″，７，４２，
４３は出力ライン、１，１′，１″は２を法とした
加算回路の組合せ回路、８，９，１０，１１，１
２，１３，８′，１１′，１７，８″，９″，１０″，
１１″，１２″，１３″は符号変換装置内でデータ
が流れるライン、１２１〜１２３，１３１〜１３
３，１４１，１４２，１５１，１５２，１６１〜
１６３，１７１〜１７３は符号変換ブロツクであ
る。
Claims (1)
- 【特許請求の範囲】 １ 送信側には送信用デイジツト列をスクランブ
ルする符号化装置を有し、受信側には受信したデ
イジツト列をスクランブルして前記送信用デイジ
ツト列を復元する信号化装置を有する復号化変換
装置において、 前記符号化装置は縦続接続した複数個の符号変
換ブロツクで構成され、更に各符号変換ブロツク
は、後段の符号変換ブロツクの出力の一部を、た
だし最終段の符号変換ブロツクは自身の出力の一
部を入力ビツト列とする、一個以上のシフトレジ
スタと、該一個以上のシフトレジスタに格納され
ているビツトパターンをそれぞれあらかじめ定め
られたビツトパターンに応じて、該ビツトパター
ンに対応した変換ビツトに変換するビツトパター
ン変換器と、前記変換ビツトおよび該符号変換ブ
ロツクへの一個以上の入力ビツトに対して、それ
ぞれあらかじめ定められた組合せで２を法とした
加算を行う組合せ加算回路とから成ること、かつ 前記復号化装置は縦続接続した複数個の符号変
換ブロツクで構成され、更に各符号変換ブロツク
は、前段の符号変換ブロツクの出力の一部を、た
だし初段の符号変換ブロツクは自身の入力の一部
を入力ビツト列とする、一個以上のシフトレジス
タと、該一個以上のシフトレジスタに格納されて
いるビツトパターンを前記それぞれあらかじめ定
められた符号パターンに応じて、該ビツトパター
ンに対応した変換ビツトに変換するビツトパター
ン変換器と、前記変換ビツトおよび該符号変換ブ
ロツクへの一個以上の入力ビツトに対して、前記
それぞれあらかじめ定められた組合せで２を法と
した加算を行う組合せ加算回路とから成ること を特徴とする符号変換装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56034890A JPS57150251A (en) | 1981-03-11 | 1981-03-11 | Code converter |
| US06/308,244 US4447672A (en) | 1980-10-06 | 1981-10-02 | Device for encrypting each input data bit by at least one keying bit decided by a code pattern and a bit pattern of a predetermined number of preceding encrypted bits |
| CA000387315A CA1181830A (en) | 1980-10-06 | 1981-10-05 | Device for encrypting each input data bit by at least one keying bit decided by a code pattern and a bit pattern of a predetermined number of preceding encrypted bits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56034890A JPS57150251A (en) | 1981-03-11 | 1981-03-11 | Code converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57150251A JPS57150251A (en) | 1982-09-17 |
| JPH0258821B2 true JPH0258821B2 (ja) | 1990-12-10 |
Family
ID=12426746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56034890A Granted JPS57150251A (en) | 1980-10-06 | 1981-03-11 | Code converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57150251A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072346A (ja) * | 1983-09-28 | 1985-04-24 | Fujitsu Ltd | 自己同期形スクランブル伝送方式 |
| JPH03128572A (ja) * | 1989-07-13 | 1991-05-31 | Sanyo Electric Co Ltd | ファクシミリ放送の送受信方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3784743A (en) * | 1972-08-23 | 1974-01-08 | Bell Telephone Labor Inc | Parallel data scrambler |
| GB1500132A (en) * | 1974-03-07 | 1978-02-08 | Standard Telephones Cables Ltd | Multi-level data scramblers and descramblers |
| JPS57111152A (en) * | 1980-12-26 | 1982-07-10 | Fujitsu Ltd | Encoding device for privacy communication |
-
1981
- 1981-03-11 JP JP56034890A patent/JPS57150251A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57150251A (en) | 1982-09-17 |
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