JPH0258833A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 オーバーエツチングを防止する手段を具備して行う集積
回路素子等、半導体装置の製造方法に関し、 内部回路形成に際して、エツチング方法を切り換えて、
エツチング終点付近で微調整をしながらエツチングを進
めるといった手間を払うこともなく、また仮に所望のエ
ツチング深さまでエツチングできなくとも素子としての
機能に欠陥が生じないような半導体装置の製造方法の提
供を目的とし、半導体基板表面の、導電型不純物を第１
不純物濃度で含有する第１半導体層表面に、該第１半導
体層と同じ半導体の多結晶からなり、かつ該導電型不純
物を第１不純物濃度よりも低い第２不純物濃度で含有す
る第２半導体層を形成する工程と、該第２半導体層表面
に、絶縁層を形成する工程と、該絶縁層表面に、該第２
半導体層上の領域に開孔部を有するマスクを形成する工
程と、該絶縁層のうち、該マスクの開孔部によって露出
した部分を第２半導体層が露出するまでエツチング除去
する工程と、該第２半導体層が露出した後に、該第２半
導体層が該第１半導体層とほぼ等しい不純物濃度を有す
るように、該第２半導体層に該導電型不純物を添加する
工程とを有して構成する。

（産業上の利用分野〕 本発明は、オーバーエツチングを防止する手段を具備し
て行う集積回路素子等、半導体装置の製造方法に関する
。

従来半導体素子、特にＩＣ，ＬＳＩ等の集積回路素子の
内部回路形成時に採られていたエツチング方法には、イ
オン注入領域へ電極窓を開ける工程でのエツチング停止
制御に伴う問題が多い。イオン注入領域では、エッチレ
ートが高くなりがちである。この理由は、イオン注入が
なされた半導体層では、元の結晶格子の整然とした配列
が乱されるため、結晶自体の強度が低下し、弱いエネル
ギーで容易に壊れてしまうからである。このためオーバ
エッチをかけすぎると、イオン注入領域がえぐれ、層抵
抗の増大という結果を招くこととなる。

つまり、本来第１半導体層が素子として有さねばならな
い定格通りに機能しないという支障をきたすこととなる
。そこでこのような事態を未然に防止する手段が必要に
なる。

〔従来の技術〕

このような事態の発生を未然に防ぐ手段として、「エッ
チストッパ」と呼ばれるものを利用する方法が広く知ら
れている。

以下、この方法をエツチングの進行に従って説明した第
５図を参照しながら説明する。

この方法は、Ｓｔ　（シリコン）等からなる半導体基板
１表面に第１半導体層１０（多結晶シリコン）を形成後
、この第１半導体層１０表面に、予めエツチング速度が
著しく遅くなるような層、すなわちエッチストッパ２０
を窒化膜等の形成によって設けるものである。

前記エッチストッパ２０を具備することによって、エツ
チングの停止を指示するための猶予を得ることとなり、
（イ）のように、酸化１１１（ＳｉＯｚ）３１の除去を
進め、（ロ）でエッチストッパ２０に達する。

次いで、エッチストッパ２０に達したと認識した時点、
すなわち（ハ）のようになった時点で、−旦エッチング
を停止する。この後（ニ）のように、エツチングを正確
に第１半導体層（多結晶シリコン）１０表面で停止しよ
うとして、ガスを切り換えて少しづつエツチングするこ
とで、意に反して窒化膜３１の下層である第１半導体層
（多結晶シリコン）１０までをも除去してしまうという
従来生じていた事態を回避しようとする方法である。

〔発明が解決しようとする課題〕

ところがこの方法では、エッチストッパ２０が窒化膜か
らなる一方、第１半導体層１０は多結晶シリコンからな
り、両者は異なる物質である。このために、素子として
機能させるためには、エッチストッパ２０をなす窒化膜
をすべて除去してしまわないといけない。

しかも、エツチングが第１半導体層１０にまで達してし
まっては、オーバーエッチの問題がある。

つまり課題となっているのは、従来のエッチストッパを
利用したエツチング方法では、エッチストッパとその下
層である半導体層との境界面で正確に止めなければなら
なくなって、エツチング終点付近、すなわち第５図（ハ
）ではエツチング速度を遅くしてエツチングを進めねば
ならなくなる。

結果、作業能率という点において多大な無駄を払わねば
ならなくなるというものである。

本発明は、このような従来のエッチストッパが抱える課
題に鑑みてなされたものであり、内部回路形成に際して
、エツチング方法を切り換えて、エツチング終点付近で
微調整をしながらエツチングを進めるといった手間を払
うこともなく、また仮に所望のエツチング深さまでエツ
チングできなくとも素子としての機能に欠陥が生じない
ような半導体装置の製造方法の提供を目的とする。

〔課題を解決するための手段〕

本発明の半導体装置の製造方法は、上述のような課題を
解決するために、半導体基板表面の、導電型不純物を第
１不純物濃度で含有する第１半導体層表面に、該第１半
導体層と同じ半導体の多結晶からなり、かつ該導電型不
純物を第１不純物濃度よりも低い第２不純物濃度で含有
する第２半導体層を形成する工程と、該第２半導体層°
表面に、絶縁層を形成する工程と、該絶縁層表面に、該
第２半導体層上の領域に開孔部を有するマスクを形成す
る工程と、該絶縁層のうち、該マスクの開孔部によって
露出した部分を第２半導体層が露出するまでエツチング
除去する工程と、該第２半導体層が露出した後に、該第
２半導体層が該第１半導体層とほぼ等しい不純物濃度を
有するように、該第２半導体層に該導電型不純物を添加
する工程とを手段として有する。

〔作用〕

本発明では、第１図のように、半導体基板１をなすのと
同一の半導体の多結晶からなる第２半導体層２を形成し
、従来のエッチストッパ同様、エツチングを遅らせる手
段として機能させる。

以下、このことについて詳述する。

第２半導体層２には、導電型不純物の添加がない。加え
て第２半導体層２は、比較的低温で形成可能な多結晶か
らなるため、第１半導体層１０からの不純物の拡散は最
小限に留まる。

このように第２半導体層２には、導電型不純物が添加さ
れていないから、原子の結合が不純物イオンによって乱
されることもなく、結晶格子の配列は整然としたままで
ある。すなわち、このように導電型不純物の添加がない
半導体層は、不純物が添加された状態に比べて強固にな
る。つまり強いエネルギーを与えなければ壊れることは
ない。

よって、導電型不純物を添加していないＮ（第２半導体
１２）は、導電型不純物を添加した層（第１半導体層１
０）に比べてエツチングの進行が遅くなり、エッチスト
ッパとして機能するものである。

また第２半導体層２には、最終的には不純物の添加がな
され、第１半導体層１０に等しいものになるから、第２
半導体層２を完全に除去しようとしなくてもよい。第２
半導体層２自体の厚さはエッチストッパ機能を得るため
には、例えば５００〜１０００人と薄くてもよく、そう
すると第２半導体層２のうちエツチングされずに残る部
分は、多くても数百人程度である。よって、電極として
例えば＾ｌ（アルミニウム）を開孔部に形成したときに
、電気抵抗値が大きくなることもなく、このために第２
半導体層２のエツチングされずに残った部分が素子とし
ての定格を左右することもない。したがって、エツチン
グを第２半導体層２と第１半導体層１０との境界面にい
たる以前に停止してもよいことになる。

以上から、エッチストッパをなす層と第１半導体層１０
との境界面で正確にエツチングを停止せねばならないと
いう従来の困難は一切解消される。

〔実施例〕

（Ａ）第一の実施例の説明 以下、本発明の製造工程に沿って、各工程毎に半導体装
置の要部断面を示した第２図を参照して本発明の第一の
実施例を説明する。

第２図は、ＩＣ回路の抵抗素子になる部分を示しており
、エツチング方法にはＲＩＥ（リアクティブイオンエツ
チング）を適用している。

第２図中、第１図と同じ番号を附したものは、第１図と
同じものを示しており、１は半導体基板であって、単結
晶シリコンを素材としてなるものであり、１０は第１半
導体層であって、多結晶シリコンからなるものに不純物
イオン５としてＢ゛（ボロンイオン）を注入したもの、
２は第２半導体層であり、多結晶シリコンからなり、導
電型不純物を含まない状態でエツチングされ、この後に
第１半導体層１０同様の不純物濃度になるように不鈍物
イオンを添加されるもの、３は絶縁層であって、半導体
基板１表面を熱酸化等の手段によって、５ｉＯｚ　（二
酸化珪素）としたものである。また４１及び４２はとも
にフォトレジストである。

まず、第２図（ａ）のシリコンからなる半導体基板１表
面を熱的に酸化することで−様な深さにＳｉＯ□（二酸
化珪素）からなる酸化膜３を形成する。

次いで酸化膜３表面に、−様に多結晶シリコン層を６７
０°Ｃ〜６８０″Ｃ下で気相成長させる。この多結晶シ
リコン層表面には、窒化膜（ＳｉＪ４）を気相成長によ
り全面形成する。この窒化膜（Ｓｉ３Ｎ４）のうち素子
領域に該当する部分以外はエツチング除去する。この基
板表面を熱酸化して、前記酸化膜３表面の素子領域以外
の部分に対しては、ＳｉＯ□（二酸化珪素）を形成する
。この後基板全体を８０°Ｃ程度に加熱した）Ｉ：１Ｐ
Ｏ４（リン酸）溶液中に置くことにより窒化膜（ＳｉＪ
ｎ）を除去する。半導体基板１表面の素子として機能さ
せるべき表面以外には、−様に酸化膜３が形成されるこ
ととなる。

こうしてできた基板表面に、素子として機能させるべき
部分に開孔部を有するマスクとして、フォトレジスト４
１を形成する。

次に不純物イオン５を基板表面に入射、注入する。こう
して添加された不純物の濃度は１０１６ｃｍ−３程度と
なる。

この後、フォトレジスト４１を０２　（酸素）プラズマ
によりエツチング除去する。

以上で第１半導体層１０は導電型不純物を含むこととな
り、一応素子としての素地を作ることができた。

次いで第２図（ｂ）の工程では、第２半導体層２を形成
するために、多結晶シリコンを６７０°Ｃ〜６８０°Ｃ
程度で５００〜２０００人の厚さに気相成長させる。

第２半導体層２の素材としてシリコンを多結晶として用
いるのは、低温で気相成長可能であるために、先の工程
（ａ）で既に導電型不純物を注入済の第１半導体層１０
から第２半導体層２への導電型不純物の拡散が少なくて
済むからである。

第２図（ｃ）の工程では、工程（ｂ）でできた基板表面
に酸化膜３１を形成する。まず既に基板表面に全面形成
した第２半導体層２のうち、所望箇所だけ残して他を除
去し、その後に酸化膜３１を表面上に全面形成する。

前記酸化膜３１は、化学気相成長シリコン酸化膜であり
、低温（８００°Ｃ以下）で気相成長し、ＳｉＯ□（二
酸化珪素）として形成するものである。

第２図（ｄ）の工程では、工程（ｃ）でできた基板表面
の酸化膜３１をエツチングする。この工程では、まず酸
化膜３１表面の所望部分以外に対してフォトレジストを
形成する。次に、エツチング処理を行っても、第２半導
体層２と第１半導体層１０との境界に到達する以前には
、エツチング作業を停止するように構成する。

第２図（ｅ）の工程では、導電型不純物を含んでいない
第２半導体層２に、第１半導体層１０と同じ濃度の導電
型不純物を含有させようとする目的で、再び工程（ａ）
と同様に第２半導体層２に不純物イオン（Ｂ”″）５を
注入する。

（ｅ）までの工程では、深さに従って不純物拡散が均一
なものではないことから、添加した導電型不純物の均一
拡散をなさせる。このため基板を熱処理（８００〜９０
０°Ｃ）して、導電型不純物を第２半導体層２中に均一
に拡散させるとともに、第２半導体層２を活性化させる
。

以上の工程を経てできる抵抗素子の斜視図を第３図とし
て示した。第３図の断面は、第２図で示した断面に対応
する。

第３図の電極形成領域８にＡＩ　（アルミニウム）等で
電極を形成すれば、両電極間を抵抗素子として利用する
ことができる。

このとき、従来のように第１半導体層１０にまでエツチ
ングが達してしまい、予想外に電気抵抗値が大きくなる
ことはない。例えば、不純物濃度がＩＱＩｓｃ、−３程
度の第１半導体層１０表面に形成した第２半導体層２の
不純物濃度が１０”ｃｍ−”程であれば、第２半導体層
でのエツチング速度は第１半導体層のそれに比して、お
よそ部分の一程度になる。

以上構成することによって、従来方法の課題は一切解消
される。しかも、本来エツチングすべきでない領域まで
もエツチングしてしまうという事態を回避できるという
従来のエッチストッパが有していた最大の利点を何ら損
ねることもなく、承継することとなった。

（Ｂ）第二の実施例の説明 ところで、上述の実施例では、ＩＣ回路の抵抗素子にな
る部分を採りあげて説明したが、他の素子機能を有する
ように構成しても、同様の効果を期待できる。

例として、ＩＣ回路のバイポーラ・トランジスタになる
部分を採りあげて、先の実施例同様、各工程毎に要部断
面図を第４図として示した。

第４図中、１０１は、ボロンドープのｐ型巣１半導体層
、１０２は、砒素ドープのｎ型第１半導体層、５１は、
不純物イオン（Ａｓ’　）を示しており、他のもののう
ち番号の同じものは、第２図と同じものを示す。

さて、図面の各工程は、第２図の工程に対応しており、
はぼ同じである。

（ａ）では、まず図の断面にある二つの被エツチング領
域のうち、図面左側の領域には、不純物イオン（Ｂ　”
　）　５を注入してボロンドープのｐ型筒１半導体層１
０１を形成する。一方図面右側の領域には、不純物イオ
ン（Ａｓ”　）　５１を注入して砒素ドープのｎ型第１
半導体層１０２を形成する。

この後、（ｂ）の工程で第２半導体層２を形成し、（ｃ
）の工程で酸化膜３１を形成し、（ｄ）の工程で酸化膜
３１をエツチングして（第２図の実施例同様の手順を踏
み）、（ｅ）の工程に進む。

図面の（ｅ）　は、（ｄ）の工程でエッチストッパとし
て機能した第２半導体層２に導電型不純物を注入する工
程を説明するものである。

この工程では、導電型不純物を含んでいない第２半導体
層２のうち、ベース形成領域〔第４図では、左側領域の
うち紙面の奥〕にはボロンドープのｐ型筒１半導体層１
０１と同じ濃度に、またコレクタ形成領域（第４図では
、右側領域）には砒素ドープのｎ型第１半導体層１０２
と同じ濃度に導電型不純物を含有させるために、不純物
イオン（Ａｓ゛）５１を注入する。ベース層の不純物濃
度は１０１５ｃｍ−３程度であり、コレクタ層の不純物
濃度は１０１１０ｌ７’程度である。一方、エミッタ形
成領域（第４図では、左側領域のうち紙面の手前）へ不
純物イオン（Ａｓ’　）　５１を注入する際には、第２
半導体層２の下層に達するように注入して、新しく砒素
ドープのｎ型第１半導体層１０２を形成する。この層の
不純物濃度は１０　”　ｃｍ”　’程度である。

こうしてエッチストッパとして機能した第２半導体層２
は、ベース、コレクタ、エミッタそれぞれ機能すべき部
分において、その下層と同一の半導体層になる。

この後、第２図の実施例同様に、添加した導電型不純物
の均一拡散をなさせる工程に移る。この半導体基板の底
面を９００　’Ｃで３０分間加熱する。

以上説明したような工程を経てできたちののベース　コ
レクタ、エミッタ領域それぞれにＡｔ　（アルミニウム
）等の金属で電極を形成すれば、バイポーラ・トランジ
スタとしての機能を得ることとなる。

第二の実施例では、第２図の実施例同様に、電気抵抗値
を予想外に大きくしてしまうことがない。

このことから波及した効果として、エミッタ抵抗や、ベ
ース抵抗を太き（することがないために、トランジスタ
の動作速度を高めることができる。

また、第２半導体層２は不純物を含まない方がよいのだ
が、第１の実施例の場合には第１半導体層１０の不純物
濃度が１０Ｉ１０ｌ６’であるのに対して、第２半導体
層２には、１０１１０ｌ４’程度の不純物濃度を含んで
いても、エッチストッパとしての機能に支障はなかった
。

なお、素子として他の機能を有する部分に対しても同様
に、工程上の面倒をなくした等の効果を得るのはもちろ
んであり、本発明はこれらを排除するものではない。あ
るいは導電型不純物として添加すべきイオンは、その種
類をＡｓ”　　（砒素イオン）に限定されるものではな
く、Ｐ゛　（リンイオン）等地のイオンを用いることも
できる。また各工程において種々の層を重ねたが、これ
らの形成に際して、実施例では拡散によっているが、気
相成長で得ることもできる。

〔発明の効果〕

本発明では、第１図のように、第１半導体層１０の被エ
ツチング部分表面に不純物を含まないように第２半導体
層２を形成する。導電型不純物を添加していない層（第
２半導体層２）は、導電型不純物を添加した層（第１半
導体層１０）に比べてエツチングが進みにくくなる。

しかも、エツチング終了後に導電型不純物を含ませて、
第１半導体層１０と同じ組成のものにしているから、最
終的には、第２半導体層２は第１半導体層１０と同じ機
能を有するものとなる。

よって、従来のように、酸化膜３１をエツチングし終え
て後、エツチング深さがエッチストッパとして具備した
第２半導体層２に達したことから、エツチング終点であ
る第２半導体層２と第１半導体層１０との境界にかなり
近づいたことを知って、エツチングの速度を遅くするよ
うな手数は要しない。また本発明によれば、第２半導体
層２は最終的には、第１半導体層１０と同じものになる
から、エッチストッパをなす第２半導体層２を完全に除
去してしまう必要も生じない。

本発明は、従来公知の方法が、必須要件としていたエッ
チストッパをなす層と第１半導体層１０との境界面で正
確にエツチングを停止せねばならないという困難を一切
解消した点に最大の特徴があり、本発明の方法によれば
、エツチングを正確に境界面で停止しようとしてエツチ
ングの速度を鈍らせるといったことで、無駄に時間を浪
費することがなくなり、作業能率の向上、並びに素子性
能自体の信鎖性の向上といった利益を手にすることにな
る。

【図面の簡単な説明】 第１図は本発明の半導体装置の要部断面図、第２図は本
発明の第一の実施例に則した工程説明図（断面図）、第
３図は本発明の第一の実施例から完成する抵抗素子の説
明図（斜視図）、第４図は本発明の第二の実施例に則し
た工程説明図（断面図）、第５図は従来のエッチストッ
パの説明図（断面図）である。 図中、 １は、半導体基板 １０は、第１半導体層（多結晶５ｉ） １０１は、ボロンドープのＰ型巣１半導体層１０２は、
砒素ドープのｎ型第１半導体層２は、第２半導体層（多
結晶５ｉ） ２０は、エッチストッパ（窒化膜） ３は、絶縁層（酸化膜）　　（ＳｉＯｚ）３１は、絶縁
層（酸化膜）　　（ＳｉＯ□）４は、マスク ４１は、フォトレジスト ４２は、フォトレジスト ５は、不純物イオン（Ｂ゛） ５１は、不純物イオン（Ａｓ”　） ８は、電極形成領域 である。 不！ｆ：明の茅−め天施例乃完ホする体技索子の誂用口
（斜視図）矛、３　図

Claims (1)

1. 【特許請求の範囲】 半導体基板（１）表面の、導電型不純物を第１不純物濃
   度で含有する第１半導体層（１０）表面に、該第１半導
   体層（１０）と同じ半導体の多結晶からなり、かつ該導
   電型不純物を第１不純物濃度よりも低い第２不純物濃度
   で含有する第２半導体層（２）を形成する工程と、 該第２半導体層（２）表面に、絶縁層（３１）を形成す
   る工程と、 該絶縁層（３１）表面に、該第２半導体層（２）上の領
   域に開孔部を有するマスク（４）を形成する工程と、 該絶縁層（３１）のうち、該マスク（４）の開孔部によ
   って露出した部分を第２半導体層（２）が露出するまで
   エッチング除去する工程と、 該第２半導体層（２）が露出した後に、該第２半導体層
   （２）が該第１半導体層（１０）とほぼ等しい不純物濃
   度を有するように、該第２半導体層（２）に該導電型不
   純物を添加する工程と を有する半導体装置の製造方法。