JPH0510820B2 - - Google Patents
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- Publication number
- JPH0510820B2 JPH0510820B2 JP58114237A JP11423783A JPH0510820B2 JP H0510820 B2 JPH0510820 B2 JP H0510820B2 JP 58114237 A JP58114237 A JP 58114237A JP 11423783 A JP11423783 A JP 11423783A JP H0510820 B2 JPH0510820 B2 JP H0510820B2
- Authority
- JP
- Japan
- Prior art keywords
- heat treatment
- substrate
- diffusion layer
- film
- implanted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
Landscapes
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は、半導体装置の製造方法に係り、特
に半導体基板上、にイオン注入する工程を含む半
導体装置の製造方法に関する。
に半導体基板上、にイオン注入する工程を含む半
導体装置の製造方法に関する。
近年、半導体集積回路の高集積化が進み、素子
寸法は、ますます小さくなつて来ている。すなわ
ち、拡散層は、より浅く、配線は、より細くなる
ことが要求されている。
寸法は、ますます小さくなつて来ている。すなわ
ち、拡散層は、より浅く、配線は、より細くなる
ことが要求されている。
半導体集積回路では、現在、拡散層の形式は、
半導体基板に不純物をイオンとして注入した後
に、900〜1000℃の高温熱処理することによつて
活性化させる方法が行なわれている。この高温熱
処理工程は、拡散層を形成すると同時に、その
後、拡散層上に形成する金属配線との間の接触抵
抗を下げて、オーミツク接触を得る役割も果して
いる。
半導体基板に不純物をイオンとして注入した後
に、900〜1000℃の高温熱処理することによつて
活性化させる方法が行なわれている。この高温熱
処理工程は、拡散層を形成すると同時に、その
後、拡散層上に形成する金属配線との間の接触抵
抗を下げて、オーミツク接触を得る役割も果して
いる。
しかし、この高温熱処理工程は、拡散層を深く
しすぎてしまい、要求の強くなつているより浅い
拡散層を形成することは難しい。
しすぎてしまい、要求の強くなつているより浅い
拡散層を形成することは難しい。
本発明は、上述した問題点を改善したもので、
イオン注入した後に、700℃以下の低温で熱処理
することで要求されている浅い拡散層を形成する
と同時に、その後、拡散層上に形成する金属配線
との間でオーミツク接触を得ることを目的とす
る。
イオン注入した後に、700℃以下の低温で熱処理
することで要求されている浅い拡散層を形成する
と同時に、その後、拡散層上に形成する金属配線
との間でオーミツク接触を得ることを目的とす
る。
本発明は、半導体基板上に絶縁保護膜を形成
し、該絶縁膜を写真蝕刻法によりパターニングし
て半導体基板の一部を露呈させた構造に対して、
基板の一部あるいは全面にイオンを注入し、700
℃以下の低温熱処理することで、イオンを注入し
た基板と、該構造の上に形成する金属膜との間で
オーミツク接触を得る方法を提供するものであ
る。
し、該絶縁膜を写真蝕刻法によりパターニングし
て半導体基板の一部を露呈させた構造に対して、
基板の一部あるいは全面にイオンを注入し、700
℃以下の低温熱処理することで、イオンを注入し
た基板と、該構造の上に形成する金属膜との間で
オーミツク接触を得る方法を提供するものであ
る。
従来は、上記の構造に対して、基板の一部ある
いは、全面にイオンとして、不純物を注入した場
合、その後の900〜1000℃の活性化熱処理工程に
よつて、キヤリア濃度を増大させて、基板とその
上に形成する金属配線との間の接触抵抗を下げ
て、オーミツク接触を得ていた。
いは、全面にイオンとして、不純物を注入した場
合、その後の900〜1000℃の活性化熱処理工程に
よつて、キヤリア濃度を増大させて、基板とその
上に形成する金属配線との間の接触抵抗を下げ
て、オーミツク接触を得ていた。
これに対して、本発明は、イオン注入した後の
熱処理工程を650℃以下にすることによつて、イ
オン注入時に基板表面に導入された結晶欠陥、す
なわち、空孔、格子間原子等を、完全に回復させ
ることなしに、再結合中心を多いままにして、金
属配線との間の接触抵抗を下げて、オーミツク接
触を得ることを特徴としている。したがつて、注
入するイオンは、不純物とは限らず、半導体基板
それ自体と同じ材料をイオンとしてオーミツク接
触を得ることもできる。特に本発明は、金属膜を
形成する前において700℃以下の温度で熱処理す
ることが必須であり、この工程によつてオーミツ
ク接触を十分に得ることができる。即ち、金属膜
形成後に上記熱処理を行うと、該金属膜と上記基
板との間に熱応力が生じ、この熱応力によつて基
板表面に余分な結晶欠陥が導入されてしまい、上
記した効果が十分に得られないことがある。従つ
て、金属膜形成前の熱処理工程は本発明における
重要な構成要件である。
熱処理工程を650℃以下にすることによつて、イ
オン注入時に基板表面に導入された結晶欠陥、す
なわち、空孔、格子間原子等を、完全に回復させ
ることなしに、再結合中心を多いままにして、金
属配線との間の接触抵抗を下げて、オーミツク接
触を得ることを特徴としている。したがつて、注
入するイオンは、不純物とは限らず、半導体基板
それ自体と同じ材料をイオンとしてオーミツク接
触を得ることもできる。特に本発明は、金属膜を
形成する前において700℃以下の温度で熱処理す
ることが必須であり、この工程によつてオーミツ
ク接触を十分に得ることができる。即ち、金属膜
形成後に上記熱処理を行うと、該金属膜と上記基
板との間に熱応力が生じ、この熱応力によつて基
板表面に余分な結晶欠陥が導入されてしまい、上
記した効果が十分に得られないことがある。従つ
て、金属膜形成前の熱処理工程は本発明における
重要な構成要件である。
本発明によれば、浅い拡散層を、拡散層上の金
属配線とのオーミツク接触を保つたまま、形成す
ることができる。そのために、素子の寸法を小さ
く抑えることが可能で、回路の集積度を上げるこ
とができ、今後開発が予想される超高集積回路に
利用することができる。
属配線とのオーミツク接触を保つたまま、形成す
ることができる。そのために、素子の寸法を小さ
く抑えることが可能で、回路の集積度を上げるこ
とができ、今後開発が予想される超高集積回路に
利用することができる。
また、今後、集積度が上がるにつれて、ゲート
配線材料として、高融点金属が使われる場合が増
えると思われるが、その場合、基板と金属との反
応あるいは、金属の酸化を防ぐ意味からゲート形
成後は、あまり高温工程を通すことができない。
したがつて、金属ゲートをイオン注入のマスクと
して用いた場合の活性化熱処理として、本発明を
応用することができる。
配線材料として、高融点金属が使われる場合が増
えると思われるが、その場合、基板と金属との反
応あるいは、金属の酸化を防ぐ意味からゲート形
成後は、あまり高温工程を通すことができない。
したがつて、金属ゲートをイオン注入のマスクと
して用いた場合の活性化熱処理として、本発明を
応用することができる。
以下、本発明を適用した実施例につき、図面を
用いながら詳細に説明する。
用いながら詳細に説明する。
第１図に示したのは、６〜8ΩのＰ型（100）シ
リコン基板を用いてLOCOS工程で素子分離した
後に、ヒ素を加速電圧40KeVで、３×1015cm-2注
入して、600℃〜1000℃の各温度で熱処理を行な
つて形成したn+拡散層と、その拡散層上にスパ
ツター法によつて形成したAl−１％Si配線との
間の接触抵抗を測定したものである。すなわち横
軸に、各々の温度で熱処理した時間、縦軸に接触
抵抗の値を取つたものである。曲線１〜５はそれ
ぞれ熱処理温度が600℃、700℃、800℃、900℃、
1000℃の場合である。
リコン基板を用いてLOCOS工程で素子分離した
後に、ヒ素を加速電圧40KeVで、３×1015cm-2注
入して、600℃〜1000℃の各温度で熱処理を行な
つて形成したn+拡散層と、その拡散層上にスパ
ツター法によつて形成したAl−１％Si配線との
間の接触抵抗を測定したものである。すなわち横
軸に、各々の温度で熱処理した時間、縦軸に接触
抵抗の値を取つたものである。曲線１〜５はそれ
ぞれ熱処理温度が600℃、700℃、800℃、900℃、
1000℃の場合である。
このグラフからわかるように、1000℃の高温熱
処理の場合には、注入したヒ素原子が、シリコン
結晶格子点に入つて、キヤリヤの濃度が高くなる
ことによつて接触抵抗は低い値になる。
処理の場合には、注入したヒ素原子が、シリコン
結晶格子点に入つて、キヤリヤの濃度が高くなる
ことによつて接触抵抗は低い値になる。
しかし、熱処理温度が低い場合でも、ヒ素注入
時に破壊された結晶が完全に回復していない場合
は、再結合中心が多く存在し、接触抵抗が低くな
ることがわかる。すなわち、熱処理温度が600℃
の場合、処理時間30分以上で、1000℃熱処理の場
合と同程度の２×10-6Ωcm2の低い抵抗値を得るこ
とができた。また、600℃より結晶構造の回復し
やすい700℃の場合も、短時間熱処理することに
より、同様の接触抵抗値が得られた。したがつ
て、本発明のように700℃以下の温度の熱処理で、
拡散層と金属配線との間のオーミツク接触が可能
である。
時に破壊された結晶が完全に回復していない場合
は、再結合中心が多く存在し、接触抵抗が低くな
ることがわかる。すなわち、熱処理温度が600℃
の場合、処理時間30分以上で、1000℃熱処理の場
合と同程度の２×10-6Ωcm2の低い抵抗値を得るこ
とができた。また、600℃より結晶構造の回復し
やすい700℃の場合も、短時間熱処理することに
より、同様の接触抵抗値が得られた。したがつ
て、本発明のように700℃以下の温度の熱処理で、
拡散層と金属配線との間のオーミツク接触が可能
である。
第２図は、本発明を用いて作製したMOSトラ
ンジスタの断面図である。すなわち、６〜8Ωの
Ｐ型シリコン基板をLOCOS工程にしたがつて熱
酸化により、フイールド酸化膜を形成し、写真蝕
剤法により、素子領域をつくる。再び1000℃、
O2中で熱酸化して、厚さ400Åのゲート酸化膜を
形成し、その上にLPCVD法により、300Åの多
結晶シリコン膜を形成したのち、写真蝕剤法によ
り、多結晶シリコンゲート電極、およびゲート酸
化膜を素子領域に形成する(a)。この構造のまま、
ヒ素を加速電圧40KeVで、３×1015cm-2注入した
後、600℃、180分の熱処理を行ない、浅いn+拡
散層を形成する。さらにSiO2膜をCVD法により
形成した後、反応性イオンエツチングによりゲー
ト側壁にSiO2膜を残す(b)。この構造のまま、
CVD法により、ソース・ドレイン上、およびゲ
ート電極上にＷ膜を選択的に形成する(c)。この上
に、プラズマ法によりSiO2膜をかぶせて、600℃
で熱処理したのち、コンタクトホールをあけて、
アルミ配線をする(d)。以上でMOSFETが完成す
るが、浅いn+拡散層、高融点金属ゲート配線で
構成されており、寸法的に小さくすることがで
き、高集積化することが可能である。また、拡散
層を浅くすることで、抵抗が増える問題を、拡散
層上にＷをはりつけることで、解消する構造にな
つている。
ンジスタの断面図である。すなわち、６〜8Ωの
Ｐ型シリコン基板をLOCOS工程にしたがつて熱
酸化により、フイールド酸化膜を形成し、写真蝕
剤法により、素子領域をつくる。再び1000℃、
O2中で熱酸化して、厚さ400Åのゲート酸化膜を
形成し、その上にLPCVD法により、300Åの多
結晶シリコン膜を形成したのち、写真蝕剤法によ
り、多結晶シリコンゲート電極、およびゲート酸
化膜を素子領域に形成する(a)。この構造のまま、
ヒ素を加速電圧40KeVで、３×1015cm-2注入した
後、600℃、180分の熱処理を行ない、浅いn+拡
散層を形成する。さらにSiO2膜をCVD法により
形成した後、反応性イオンエツチングによりゲー
ト側壁にSiO2膜を残す(b)。この構造のまま、
CVD法により、ソース・ドレイン上、およびゲ
ート電極上にＷ膜を選択的に形成する(c)。この上
に、プラズマ法によりSiO2膜をかぶせて、600℃
で熱処理したのち、コンタクトホールをあけて、
アルミ配線をする(d)。以上でMOSFETが完成す
るが、浅いn+拡散層、高融点金属ゲート配線で
構成されており、寸法的に小さくすることがで
き、高集積化することが可能である。また、拡散
層を浅くすることで、抵抗が増える問題を、拡散
層上にＷをはりつけることで、解消する構造にな
つている。
以上、実施例として、MOSFETへの応用を示
したが、基板とその上の金属膜とオーミツク接触
を構成する半導体素子であれば、本発明を応用す
ることができる。たとえば、あらかじめ、イオン
注入後、高温熱処理で拡散層を形成した後に、シ
リコン原子をさらにイオン注入して、結晶欠陥を
導入して、接触抵抗を下げた構造の接合、トラン
ジスタを作ることもできる。
したが、基板とその上の金属膜とオーミツク接触
を構成する半導体素子であれば、本発明を応用す
ることができる。たとえば、あらかじめ、イオン
注入後、高温熱処理で拡散層を形成した後に、シ
リコン原子をさらにイオン注入して、結晶欠陥を
導入して、接触抵抗を下げた構造の接合、トラン
ジスタを作ることもできる。
以上のように本発明を用いれは、浅い拡散層と
拡散層上の金属配線との間でオーミツク接触を得
ることができ、超高集積回路を製作することが可
能となる。
拡散層上の金属配線との間でオーミツク接触を得
ることができ、超高集積回路を製作することが可
能となる。
第１図は、拡散層の熱処理温度を変化させた場
合の、拡散層とその拡散層上に形成したAl−１
％Si配線との間の接触抵抗を測定した結果を示す
特性図、第２図は、本発明によるMOSFETの製
造方法の一実施例を簡略化して示す工程断面図で
ある。 １……Ｐ型シリコン基板、２……フイールド酸
化膜、３……ゲート酸化膜、４……多結晶シリコ
ン電極、５……側壁酸化膜、６……n+拡散層、
７……タングステン層、８……酸化膜、９……ア
ルミ配線。
合の、拡散層とその拡散層上に形成したAl−１
％Si配線との間の接触抵抗を測定した結果を示す
特性図、第２図は、本発明によるMOSFETの製
造方法の一実施例を簡略化して示す工程断面図で
ある。 １……Ｐ型シリコン基板、２……フイールド酸
化膜、３……ゲート酸化膜、４……多結晶シリコ
ン電極、５……側壁酸化膜、６……n+拡散層、
７……タングステン層、８……酸化膜、９……ア
ルミ配線。
Claims (1)
- １ 半導体基板上に絶縁保護膜を形成し、該絶縁
保護膜を写真蝕刻法によりパターニングして半導
体基板の一部を露呈させた構造に対して、基板の
一部或いは全面にイオンを注入することにより基
板表面に結晶欠陥を導入し、該欠陥を完全に回復
させないように700℃以下の温度で熱処理し、そ
の後、該構造の上に金属膜を形成し、イオンを注
入した基板と前記金属膜との間でオーミツク接触
を得ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114237A JPS607126A (ja) | 1983-06-27 | 1983-06-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114237A JPS607126A (ja) | 1983-06-27 | 1983-06-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS607126A JPS607126A (ja) | 1985-01-14 |
| JPH0510820B2 true JPH0510820B2 (ja) | 1993-02-10 |
Family
ID=14632695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58114237A Granted JPS607126A (ja) | 1983-06-27 | 1983-06-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607126A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2591733B2 (ja) * | 1985-10-23 | 1997-03-19 | ソニー株式会社 | 半導体装置の製造方法 |
| TW301032B (en) * | 1996-06-27 | 1997-03-21 | Winbond Electronics Corp | Structure of self-aligned salicide device with double sidewall spacers and fabrication method thereof |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5329668A (en) * | 1976-08-31 | 1978-03-20 | Nec Corp | Production of semiconductor device |
| JPS56146232A (en) * | 1980-02-27 | 1981-11-13 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
-
1983
- 1983-06-27 JP JP58114237A patent/JPS607126A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS607126A (ja) | 1985-01-14 |
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