JPH0258913A - 可変遅延制御回路 - Google Patents
可変遅延制御回路Info
- Publication number
- JPH0258913A JPH0258913A JP20934688A JP20934688A JPH0258913A JP H0258913 A JPH0258913 A JP H0258913A JP 20934688 A JP20934688 A JP 20934688A JP 20934688 A JP20934688 A JP 20934688A JP H0258913 A JPH0258913 A JP H0258913A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- delay quantity
- circuit
- variable delay
- variable
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 6
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、可変遅延回路を簡便に使用するための可変遅
延制御回路に関するものである。
延制御回路に関するものである。
従来の可変遅延回路を複数個使用する場合の一例を第３
図に示して説明する。すなわち、従来では、所定の可変
遅延量を実現するために複数個の可変遅延回路を使用す
る場合、第３図に示すように、複数個の可変遅延回路２
１１，２１．、・・・２１ｎと、この各可変遅延回路の
遅延量Ｓ１＋８１＋・・・Ｓｎを設定するための遅延量
設定回路２２＊、２２ｇ、・・・２２ｎとから構成され
、各可変遅延回路２１１〜２１ｎの遅延量の合計が所定
の遅延量となるように各々の遅延量設定回路２２！〜２
２ｎで設定されていた。
図に示して説明する。すなわち、従来では、所定の可変
遅延量を実現するために複数個の可変遅延回路を使用す
る場合、第３図に示すように、複数個の可変遅延回路２
１１，２１．、・・・２１ｎと、この各可変遅延回路の
遅延量Ｓ１＋８１＋・・・Ｓｎを設定するための遅延量
設定回路２２＊、２２ｇ、・・・２２ｎとから構成され
、各可変遅延回路２１１〜２１ｎの遅延量の合計が所定
の遅延量となるように各々の遅延量設定回路２２！〜２
２ｎで設定されていた。
このため、遅延量設定回路が複数個必要になってい丸。
このように従来の可変遅延回路では、複数個使用する場
合に遅延量設定回路が複雑になるという問題があった。
合に遅延量設定回路が複雑になるという問題があった。
このような問題点を解決するため、本発明の可変遅延制
御回路は、可変遅延回路の最大可変遅延量をＮ、入力さ
れた遅延量を８１あらかじめ与えられている値をＡとし
た時、Ｓ＜Ａ 、 Ｓ＝Ａ〜Ａ＋Ｎ 、Ｓ＞Ａ＋Ｎの判
定を行なう比較器と、Ｓ〈Ａの場合は遅延量を０に、Ｓ
＞Ａ十Ｎの場合は遅延量をＮに、Ｓ＝Ａ〜Ａ＋Ｎの場合
はＳの値に応じてＯ−Ｎの範囲で遅延量を決定する遅延
量選択回路とを具備し、前記Ａの設定値に応じて各可変
遅延回路の遅延量を決めるようにしたものである。
御回路は、可変遅延回路の最大可変遅延量をＮ、入力さ
れた遅延量を８１あらかじめ与えられている値をＡとし
た時、Ｓ＜Ａ 、 Ｓ＝Ａ〜Ａ＋Ｎ 、Ｓ＞Ａ＋Ｎの判
定を行なう比較器と、Ｓ〈Ａの場合は遅延量を０に、Ｓ
＞Ａ十Ｎの場合は遅延量をＮに、Ｓ＝Ａ〜Ａ＋Ｎの場合
はＳの値に応じてＯ−Ｎの範囲で遅延量を決定する遅延
量選択回路とを具備し、前記Ａの設定値に応じて各可変
遅延回路の遅延量を決めるようにしたものである。
したがって、本発明においては、複数の可変遅延回路に
必要な遅延量を共通に与えて、あらかじめ与えられてい
る制御量と比較して各々の可変遅延回路の遅延量を決定
することによシ、全体で必要な遅延量を実現できる。
必要な遅延量を共通に与えて、あらかじめ与えられてい
る制御量と比較して各々の可変遅延回路の遅延量を決定
することによシ、全体で必要な遅延量を実現できる。
次に１本発明について図面を参照して説明する。
第１図は本発明による可変遅延制御回路の一実施例を示
すブロック図である。この実施例は、第１図に示すよう
に、比較器１１と遅延量選択回路１２とから構成され、
可変遅延回路の最大可変遅延量をＮとし九場合、入力さ
れた遅延量Ｓがあらかじめ与えられている値Ａと比較器
１１で比較され、Ｓ（Ａ 、Ｓ＝Ａ〜Ａ＋Ｎ、Ｓ＞Ａ＋
Ｎとに分類されたのち、遅延量選択回路１２へ遅延量Ｓ
と共に入力される。そして、この遅延量選択回路１２で
は、Ｓ＜Ａの場合には遅延量をＯに、Ｓ＞Ａ十Ｎの場合
には遅延量をＮに、Ｓ＝Ａ〜Ａ＋Ｈの場合にはＳの値に
応じて０〜Ｎの範囲で遅延量を決定するものとなってい
る。
すブロック図である。この実施例は、第１図に示すよう
に、比較器１１と遅延量選択回路１２とから構成され、
可変遅延回路の最大可変遅延量をＮとし九場合、入力さ
れた遅延量Ｓがあらかじめ与えられている値Ａと比較器
１１で比較され、Ｓ（Ａ 、Ｓ＝Ａ〜Ａ＋Ｎ、Ｓ＞Ａ＋
Ｎとに分類されたのち、遅延量選択回路１２へ遅延量Ｓ
と共に入力される。そして、この遅延量選択回路１２で
は、Ｓ＜Ａの場合には遅延量をＯに、Ｓ＞Ａ十Ｎの場合
には遅延量をＮに、Ｓ＝Ａ〜Ａ＋Ｈの場合にはＳの値に
応じて０〜Ｎの範囲で遅延量を決定するものとなってい
る。
第２図に、本発明の可変遅延制御回路を有する可変遅延
回路を３個使用した場合の例を示す。ここで、１個当り
の最大可変遅延量をＮとすれば、Ａ、＝ＯＸＮＸ Ａ、
＝ｌＸＮＸ Ａ、＝２ＸＮにする。
回路を３個使用した場合の例を示す。ここで、１個当り
の最大可変遅延量をＮとすれば、Ａ、＝ＯＸＮＸ Ａ、
＝ｌＸＮＸ Ａ、＝２ＸＮにする。
しかして、必要な遅延ｉＳがＯ−Ｎの場合には第１の可
変遅延回路１３１で０〜Ｎまで可変され、第２の可変遅
延回路１３雪、第３の可変遅延回路１３３はＯとなる。
変遅延回路１３１で０〜Ｎまで可変され、第２の可変遅
延回路１３雪、第３の可変遅延回路１３３はＯとなる。
また、Ｓの値がＮ〜２Ｎの場合には、第１の可変遅延回
路１３１はＮとなり、第２の可変遅延回路１３２でＯ−
Ｎまで可変され、第３の可変遅延回路１３３ は０とな
る。さらに、Ｓの値が２Ｎ〜３Ｎの場合には第１の可変
遅延回路１３１．第２の可変遅延回路１３ｇはそれぞれ
Ｎとなシ、第３の可変遅延回路１３８でＯ−Ｎまで可変
される。この結果、全体でＯ〜３Ｎｉでの可変遅延回路
となる。
路１３１はＮとなり、第２の可変遅延回路１３２でＯ−
Ｎまで可変され、第３の可変遅延回路１３３ は０とな
る。さらに、Ｓの値が２Ｎ〜３Ｎの場合には第１の可変
遅延回路１３１．第２の可変遅延回路１３ｇはそれぞれ
Ｎとなシ、第３の可変遅延回路１３８でＯ−Ｎまで可変
される。この結果、全体でＯ〜３Ｎｉでの可変遅延回路
となる。
以上説明したように本発明は、各々の可変遅延回路内に
各々の遅延量を決定するための機能をもった回路を構成
することによシ、必要な遅延量を直接入力すれば、必要
な遅延量が実現でき、しかも、従来のものに比べて回路
構成が簡単になる効果がある。
各々の遅延量を決定するための機能をもった回路を構成
することによシ、必要な遅延量を直接入力すれば、必要
な遅延量が実現でき、しかも、従来のものに比べて回路
構成が簡単になる効果がある。
第１図は本発明による可変遅延制御回路の一実施例を示
すブロック図、第２図は本発明の可変遅延制御回路を有
する可変遅延回路のブロック図、第３図は従来の可変遅
延回路のブロック図である。 １１・・・・比較器、１２φ・・拳遅延貴選択回路、１
３１〜１３３拳・・・可変遅延回路。 第２図 第３図
すブロック図、第２図は本発明の可変遅延制御回路を有
する可変遅延回路のブロック図、第３図は従来の可変遅
延回路のブロック図である。 １１・・・・比較器、１２φ・・拳遅延貴選択回路、１
３１〜１３３拳・・・可変遅延回路。 第２図 第３図
Claims (1)
- 複数個の可変遅延回路の遅延量を制御する可変遅延制御
回路において、前記可変遅延回路の最大可変遅延量をＮ
、入力された遅延量をＳ、あらかじめ与えられている値
をＡとした時、Ｓ＜Ａ，Ｓ＝Ａ〜Ａ＋Ｎ，Ｓ＞Ａ＋Ｎの
判定を行なう比較器と、Ｓ＜Ａの場合は遅延量を０に、
Ｓ＞Ａ＋Ｎの場合は遅延量をＮに、Ｓ＝Ａ〜Ａ＋Ｎの場
合はＳの値に応じて０〜Ｎの範囲で遅延量を決定する遅
延量選択回路とを具備し、前記Ａの設定値に応じて各可
変遅延回路の遅延量を決めるようにしたことを特徴とす
る可変遅延制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20934688A JPH0258913A (ja) | 1988-08-25 | 1988-08-25 | 可変遅延制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20934688A JPH0258913A (ja) | 1988-08-25 | 1988-08-25 | 可変遅延制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0258913A true JPH0258913A (ja) | 1990-02-28 |
Family
ID=16571433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20934688A Pending JPH0258913A (ja) | 1988-08-25 | 1988-08-25 | 可変遅延制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0258913A (ja) |
-
1988
- 1988-08-25 JP JP20934688A patent/JPH0258913A/ja active Pending
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