JPH0258926A - Ｄａ変換器 - Google Patents
Ｄａ変換器Info
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- JPH0258926A JPH0258926A JP21125088A JP21125088A JPH0258926A JP H0258926 A JPH0258926 A JP H0258926A JP 21125088 A JP21125088 A JP 21125088A JP 21125088 A JP21125088 A JP 21125088A JP H0258926 A JPH0258926 A JP H0258926A
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- 238000006243 chemical reaction Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 1
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＤＡ変換器に関する。
第２図は従来の一例を示すブロック図である。
１３は）ｉ、ＯＭ、１４は加算器、１５．１６は０人変
換器、１７はアナログ加算器、１８はアナログ出力、１
９はデジタル入力データ（Ｄｏ−Ｄｍ。
換器、１７はアナログ加算器、１８はアナログ出力、１
９はデジタル入力データ（Ｄｏ−Ｄｍ。
Ｄｍ＋ｔ〜Ｉ）１：ｎ＞ｍ＞０ 、ｎ＞１ ）である。
第２図に示すＤＡ変換器の動作を説明する。
入力されたデジタルデータ１９のＤ０（ＬＳＢ）〜 Ｄ
ｎ（ＭＳＢ）’ｉまずＤｏ−ＤＩｎとＤｍ＋ ｌ〜Ｄ１
に分ける。Ｄｍ＋ｌ −Ｄ、 ＶｉＤＡ変換器１５のデ
ジタル入力とＲＯＭ１３のアドレス入力へ接続する。Ｄ
。
ｎ（ＭＳＢ）’ｉまずＤｏ−ＤＩｎとＤｍ＋ ｌ〜Ｄ１
に分ける。Ｄｍ＋ｌ −Ｄ、 ＶｉＤＡ変換器１５のデ
ジタル入力とＲＯＭ１３のアドレス入力へ接続する。Ｄ
。
〜ＤｍとＲＯＭｌ３の出力を加算器１４の二組の入力に
それぞれ接続し、加算器１４の出力をＤＡ変換器１６の
デジタル入力へ接続する。
それぞれ接続し、加算器１４の出力をＤＡ変換器１６の
デジタル入力へ接続する。
ＤＡ変換器１５と１６の出力をアナログ加算器１７で加
算する。加算するときに、ＤＡ変換器１５とＤＡ変換器
１６の最小分解能（ＩＬｓＢ）の太きさが、加算される
ときに２ｍ＋１：１の比になるようにしておく。
算する。加算するときに、ＤＡ変換器１５とＤＡ変換器
１６の最小分解能（ＩＬｓＢ）の太きさが、加算される
ときに２ｍ＋１：１の比になるようにしておく。
ここでＲＯＭｌ３に記憶されるデータは、入力デジタル
データのＤｒｎ＋ｌ〜Ｄｆｌのすべてに対するデータを
出力できるようにし、ＤＡ変換器１５の誤差をあらかじ
め測定し、その補正値をＲ，０Ｍ１３に記憶させておき
、入力デジタルデータのＤｏ−Ｄｍの出力と加算してや
れば、ＤＡ変換器１６の出力は、Ｄｏ−Ｄｆｆｌに対応
する出力と、ＤＡ変換器１５の誤差を打ち消す値を合わ
せて出力することができる。
データのＤｒｎ＋ｌ〜Ｄｆｌのすべてに対するデータを
出力できるようにし、ＤＡ変換器１５の誤差をあらかじ
め測定し、その補正値をＲ，０Ｍ１３に記憶させておき
、入力デジタルデータのＤｏ−Ｄｍの出力と加算してや
れば、ＤＡ変換器１６の出力は、Ｄｏ−Ｄｆｆｌに対応
する出力と、ＤＡ変換器１５の誤差を打ち消す値を合わ
せて出力することができる。
上述した従来ＯＤＡ変換器は、入力されたデジタルデー
タを２分割して補正、変換を行なっているが、デジタル
データ入力のビット数がふえるとＲＯＭの容量がふえＤ
Ａ変換器の分解能が多く必要となる。データが１ビット
多くなるたびにＲＯＭの容量９分解能が２倍にふえてい
くので、多ビットのＤ／Ａ変換器を従来の技術で行なう
と素子数がふえ、さらに補正のだめのＲＯＭの容量も多
く必要となるという欠点がある。
タを２分割して補正、変換を行なっているが、デジタル
データ入力のビット数がふえるとＲＯＭの容量がふえＤ
Ａ変換器の分解能が多く必要となる。データが１ビット
多くなるたびにＲＯＭの容量９分解能が２倍にふえてい
くので、多ビットのＤ／Ａ変換器を従来の技術で行なう
と素子数がふえ、さらに補正のだめのＲＯＭの容量も多
く必要となるという欠点がある。
本発明ＯＤＡ変換器は、
囚 下位ビット信号Ｄ０（ＬＳＢ）〜Ｄｌ 、中位ビッ
ト信号ＤＩ＋Ｉ〜Ｄｍｌ上位ビット信号Ｄｒｎ＋ｌ〜Ｌ
）。（ＭＳＢ）よりなるｎビットの入力信号のうち、前
記上位ビット信号をＤＡｉ換し、上位アナログ信号を出
力する第１ＯＤＡ変換器、（Ｂ） 前記上位ビット信
号にもとづいて、前記第１のＤＡ変換器の誤差補正デー
タのうち中位（ｉ）１＋１〜Ｄｍ）部分に相当する第１
の補正信号を出力する第１のＲＯＭ。
ト信号ＤＩ＋Ｉ〜Ｄｍｌ上位ビット信号Ｄｒｎ＋ｌ〜Ｌ
）。（ＭＳＢ）よりなるｎビットの入力信号のうち、前
記上位ビット信号をＤＡｉ換し、上位アナログ信号を出
力する第１ＯＤＡ変換器、（Ｂ） 前記上位ビット信
号にもとづいて、前記第１のＤＡ変換器の誤差補正デー
タのうち中位（ｉ）１＋１〜Ｄｍ）部分に相当する第１
の補正信号を出力する第１のＲＯＭ。
（Ｇ） 前記中位ビット信号と前記第１の補正信号を加
算し第１の加算信号を出力する第１の加算器、（Ｄ）
前記上位ビット信号にもとづいて、前記第１ＯＤＡ変
換器の誤差補正データのうち下位（Ｄ。
算し第１の加算信号を出力する第１の加算器、（Ｄ）
前記上位ビット信号にもとづいて、前記第１ＯＤＡ変
換器の誤差補正データのうち下位（Ｄ。
（ＬＳＢ）〜Ｄｔ ）部分に相当する第２の補正信号を
出力する第２のＲＯＭ、 （均 前記下位ビット信号と前記第２の補正信号を加算
し、第２の加算信号を出力する第２の加算器、 （町 前記第２の加算信号をＤＡ変換し、中位アナログ
信号を出力する第２ＯＤＡ変換器、ｐ）前記第２の加算
信号にもとづいて、前記第２ＯＤＡ変換器の誤差補正デ
ータである第３の補正信号を出力する第３のＲＯＭ。
出力する第２のＲＯＭ、 （均 前記下位ビット信号と前記第２の補正信号を加算
し、第２の加算信号を出力する第２の加算器、 （町 前記第２の加算信号をＤＡ変換し、中位アナログ
信号を出力する第２ＯＤＡ変換器、ｐ）前記第２の加算
信号にもとづいて、前記第２ＯＤＡ変換器の誤差補正デ
ータである第３の補正信号を出力する第３のＲＯＭ。
劫 前記第２の加算信号と前記第３の補正信号を加算し
、第３の加算信号を出力する第３の加算器、 （１） 前記第３の加算信号をＤＡ変換し、下位アナ
ログ信号を出力する第３のＤＡ変換器、（Ｊ） 前記
上位、中位、下位アナログ信号のそれぞれの最小分解能
の大きさが２ ．２ ．１になるように加算し、最
終変換信号を出力するアナログ加算器、とを含んで構成
される。
、第３の加算信号を出力する第３の加算器、 （１） 前記第３の加算信号をＤＡ変換し、下位アナ
ログ信号を出力する第３のＤＡ変換器、（Ｊ） 前記
上位、中位、下位アナログ信号のそれぞれの最小分解能
の大きさが２ ．２ ．１になるように加算し、最
終変換信号を出力するアナログ加算器、とを含んで構成
される。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
１．２．３はＲＯＭ、４，５．６はデジタルの加算器７
，８．９はＤＡ変換器、１０はアナログ加算器、１１は
デジタル入力Ｄｏ−Ｄｎ、１２はアナログ出力である。
，８．９はＤＡ変換器、１０はアナログ加算器、１１は
デジタル入力Ｄｏ−Ｄｎ、１２はアナログ出力である。
本発明の詳細な説明する。
入力されたデジタルデータ１１．Ｄｏ（ＬＳＢ）〜Ｄｎ
（Ｍ８Ｂ）を、Ｄｏ−ＤＺ、ＤＩ＋Ｉ 〜Ｄｍ、Ｄｍ＋
Ｉ 〜Ｄ。
（Ｍ８Ｂ）を、Ｄｏ−ＤＺ、ＤＩ＋Ｉ 〜Ｄｍ、Ｄｍ＋
Ｉ 〜Ｄ。
（ｏ＜ｌ＜ｍ＜ｎ 、ｎ＞２ ）に分ける。
Ｄｍ＋ｌ〜ＤｎをＤＡ変換器７のデジタル入力と、ＲＯ
Ｍ １及び′ｆＬＯＭ２のアドレス入力へ接続する。０
人変換器７は、そのままＤｍ＋１ ’−Ｄｎのデジタル
データに対応したアナログ値を出力する。
Ｍ １及び′ｆＬＯＭ２のアドレス入力へ接続する。０
人変換器７は、そのままＤｍ＋１ ’−Ｄｎのデジタル
データに対応したアナログ値を出力する。
ＲＯＭＩ 、 Ｒ，０Ｍ２にはあらかじめＤＡ変換器７
の誤差を補正すべきデータを書き込んでおく。ＲＯＭ１
からはＤＡ変換器７の補正データのうち入力デジタルデ
ータ１１の上位側の（Ｄ／＋ｌ〜Ｄｍに相当する）部分
が読み出され、加算器４によって、Ｄｌ＋ｔ −Ｄ□の
値と加算される。ここでは加算しかできないようにみえ
るが、補正データを補数表現にすれば、減算も可能であ
る。
の誤差を補正すべきデータを書き込んでおく。ＲＯＭ１
からはＤＡ変換器７の補正データのうち入力デジタルデ
ータ１１の上位側の（Ｄ／＋ｌ〜Ｄｍに相当する）部分
が読み出され、加算器４によって、Ｄｌ＋ｔ −Ｄ□の
値と加算される。ここでは加算しかできないようにみえ
るが、補正データを補数表現にすれば、減算も可能であ
る。
加算器４の出力は、ＤＡ変換器８とＲＯＭ３のアドレス
へ接続される。ここでＤＡ変換器８は、入力デジタルデ
ータ１１のＤＩ！＋ｔ−Ｄｍに対応するアナログ値と、
ＤＡ変換器７の誤差を補正する値を合わせて出力するこ
とになる。
へ接続される。ここでＤＡ変換器８は、入力デジタルデ
ータ１１のＤＩ！＋ｔ−Ｄｍに対応するアナログ値と、
ＤＡ変換器７の誤差を補正する値を合わせて出力するこ
とになる。
ＲＯＭ ３からは、ＤＡ変換器８の誤差に対する補正値
を書き込む。ＲＯＭ２からは、ＤＡ変換器７の補正値の
下位側（Ｄｏ−Ｄｊ相当）のデータが読み出され、加算
器５によって入力デジタルデータ１１のＤｏ−ＤＩ！と
加算される。さらに加算器６により、ＤＡ変換器８の補
正値と加算され、ＤＡ変換器９によってアナログ値に変
換される。
を書き込む。ＲＯＭ２からは、ＤＡ変換器７の補正値の
下位側（Ｄｏ−Ｄｊ相当）のデータが読み出され、加算
器５によって入力デジタルデータ１１のＤｏ−ＤＩ！と
加算される。さらに加算器６により、ＤＡ変換器８の補
正値と加算され、ＤＡ変換器９によってアナログ値に変
換される。
最後にアナログ加算器１０によってＤＡ変換器７、ＤＡ
変換器８、ＤＡ変換器９の出力を加算（アナログ加算）
してやれば、入力デジタルデータ１１ Ｄｏ ” Ｄｎ
に対するアナログ出力１２が得られる。
変換器８、ＤＡ変換器９の出力を加算（アナログ加算）
してやれば、入力デジタルデータ１１ Ｄｏ ” Ｄｎ
に対するアナログ出力１２が得られる。
ＤＡ変換器出力の重み付けは、ＤＡ変換器それぞれで重
み付けをしてもいいし、加算時に１ ： ２Ｚ＋１．２
の重みに加算しても可能である。
み付けをしてもいいし、加算時に１ ： ２Ｚ＋１．２
の重みに加算しても可能である。
以上説明したように、本発明は、入力デジタルデータを
複数にわけ、ＲＯＭ、加算器、ＤＡ変換器をそれぞれ３
個、さらにアナログ加算器を用いることによシ、高精度
なりＡ変換器が構成できるという効果がある。
複数にわけ、ＲＯＭ、加算器、ＤＡ変換器をそれぞれ３
個、さらにアナログ加算器を用いることによシ、高精度
なりＡ変換器が構成できるという効果がある。
本発明の効果を具体的に表わすと、例えば、入力デジタ
ルデータｔ”１２ｂｉｔとする。
ルデータｔ”１２ｂｉｔとする。
従来の例 ｆ）Ａ変換器１分解能 １／６４（６ビ
ツト ＤＡ変換器２分解能 １／１２８＋６ビツト
）（加算器によるケタ上げ有）ＲＯＭ容量６４（アドレ
ス）× ６（データ幅）：３８４ビツト ＤＡ変換器１分解能 １／１６ ＤＡ変換器２分解能 １／３２ （加算器１のケタ上有） ＤＡ変換器３分解能 １／６４ （加算器２，３のケタ上有） ＲＯＭ容量（（１６（アドレス）×２）＋３２（アドレ
ス））Ｘ４（データ幅）＝２５６ピツト 本発明の場合 （４ピツト ＋４ピツト ＋４ビツト） ＤＡ変換器の方式に抵抗を直列にして、各接続点から出
力をとシ出すという抵抗ストリンゲス方式を用いた場合
などは、分解能の分だけ抵抗が必要となる。そこで、単
純に抵抗の本数で比較すると、従来例抵抗１９２本ＲＯ
Ｍ容量３８４ビット、本発明抵抗１１２本ＲＯＭ容量２
５６ビツト、また入力データを１８ビツトとすると、抵
抗数は従来例は（９ビツト＋９ピツトにわけると）５１
２＋１０２４＝１５３６本Ｒ，ＯＭ容量は５１２（アド
レス）×９（データ幅）＝４６０８ビット、本発明では
（６ビツト＋６ビツト＋６ビツトに分けると）抵抗数は
６４＋１２８＋２５６＝４４８本、ＲＯＭ容量は（（６
４Ｘ２）＋１２８（アドレス））Ｘ６（データ幅）＝１
５３６ビツトとなシ、入力デジタルデータのビット数が
ふえればふえるほど、本発明の効果があられれる。
ツト ＤＡ変換器２分解能 １／１２８＋６ビツト
）（加算器によるケタ上げ有）ＲＯＭ容量６４（アドレ
ス）× ６（データ幅）：３８４ビツト ＤＡ変換器１分解能 １／１６ ＤＡ変換器２分解能 １／３２ （加算器１のケタ上有） ＤＡ変換器３分解能 １／６４ （加算器２，３のケタ上有） ＲＯＭ容量（（１６（アドレス）×２）＋３２（アドレ
ス））Ｘ４（データ幅）＝２５６ピツト 本発明の場合 （４ピツト ＋４ピツト ＋４ビツト） ＤＡ変換器の方式に抵抗を直列にして、各接続点から出
力をとシ出すという抵抗ストリンゲス方式を用いた場合
などは、分解能の分だけ抵抗が必要となる。そこで、単
純に抵抗の本数で比較すると、従来例抵抗１９２本ＲＯ
Ｍ容量３８４ビット、本発明抵抗１１２本ＲＯＭ容量２
５６ビツト、また入力データを１８ビツトとすると、抵
抗数は従来例は（９ビツト＋９ピツトにわけると）５１
２＋１０２４＝１５３６本Ｒ，ＯＭ容量は５１２（アド
レス）×９（データ幅）＝４６０８ビット、本発明では
（６ビツト＋６ビツト＋６ビツトに分けると）抵抗数は
６４＋１２８＋２５６＝４４８本、ＲＯＭ容量は（（６
４Ｘ２）＋１２８（アドレス））Ｘ６（データ幅）＝１
５３６ビツトとなシ、入力デジタルデータのビット数が
ふえればふえるほど、本発明の効果があられれる。
第１図は本発明の一実施例を示すブロック図、第２図は
従来の一例を示すブロック図である。 １．２，３．１３・・・ＲＯＭ。 ４，５，６．１４・・・加 算器、 ７．８，９，１５．１６・・・ＤＡ変換器、１０．１７ ・・・アナログ加算器、 １１．１９・・・デジタル入力。
従来の一例を示すブロック図である。 １．２，３．１３・・・ＲＯＭ。 ４，５，６．１４・・・加 算器、 ７．８，９，１５．１６・・・ＤＡ変換器、１０．１７ ・・・アナログ加算器、 １１．１９・・・デジタル入力。
Claims (1)
- 【特許請求の範囲】 （Ａ）下位ビット信号Ｄ＿０（ＬＳＢ）〜Ｄ＿１、中位
ビット信号Ｄ＿１＿＋＿１〜Ｄ＿ｍ、上位ビット信号Ｄ
＿ｍ＿＋＿１〜Ｄ＿ｎ（ＭＳＢ）よりなるｎビットの入
力信号のうち、前記上位ビット信号をＤＡ変換し、上位
アナログ信号を出力する第１のＤＡ変換器、（Ｂ）前記
上位ビット信号にもとづいて、前記第１のＤＡ変換器の
誤差補正データのうち中位（Ｄ＿１＿＋＿１〜Ｄ＿ｍ）
部分に相当する第１の補正信号を出力する第１のＲＯＭ
、 （Ｃ）前記中位ビット信号と前記第１の補正信号を加算
し第１の加算信号を出力する第１の加算器、 （Ｄ）前記上位ビット信号にもとづいて、前記第１のＤ
Ａ変換器の誤差補正データのうち下位（Ｄ＿０（ＬＳＢ
）〜Ｄ＿１）部分に相当する第２の補正信号を出力する
第２のＲＯＭ、 （Ｅ）前記下位ビット信号と前記第２の補正信号を加算
し、第２の加算信号を出力する第２の加算器、 （Ｆ）前記第２の加算信号をＤＡ変換し、中位アナログ
信号を出力する第２のＤＡ変換器、 （Ｇ）前記第２の加算信号にもとづいて、前記第２のＤ
Ａ変換器の誤差補正データである第３の補正信号を出力
する第３のＲＯＭ、 （Ｈ）前記第２の加算信号と前記第３の補正信号を加算
し、第３の加算信号を出力する第３の加算器、 （Ｉ）前記第３の加算信号をＤＡ変換し、下位アナログ
信号を出力する第３のＤＡ変換器、 （Ｊ）前記上位、中位、下位アナログ信号のそれぞれの
最小分解能の大きさが２＾ｍ＾＋＾１：２＾１＾＋＾１
：１になるように加算し、最終変換信号を出力するアナ
ログ加算器、 とを含むことを特徴とするＤＡ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21125088A JPH0258926A (ja) | 1988-08-24 | 1988-08-24 | Ｄａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21125088A JPH0258926A (ja) | 1988-08-24 | 1988-08-24 | Ｄａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0258926A true JPH0258926A (ja) | 1990-02-28 |
Family
ID=16602792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21125088A Pending JPH0258926A (ja) | 1988-08-24 | 1988-08-24 | Ｄａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0258926A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012156995A (ja) * | 2011-01-21 | 2012-08-16 | Advantest Corp | Ａｔｅのための高速、高分解能及び高精度な電圧源／ａｗｇシステム |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5353246A (en) * | 1976-10-25 | 1978-05-15 | Nippon Telegr & Teleph Corp <Ntt> | Digital-analog conversion device |
| JPS5492048A (en) * | 1977-12-29 | 1979-07-20 | Jeol Ltd | High resolution digital analogous convertr |
| JPS57125518A (en) * | 1981-01-29 | 1982-08-04 | Arupain Kk | D-a converter |
| JPS5939540B2 (ja) * | 1981-11-11 | 1984-09-25 | 株式会社バルダン | 多頭ミシン |
| JPS61107816A (ja) * | 1984-10-31 | 1986-05-26 | Fuji Electric Co Ltd | Ｄ／ａ変換回路 |
-
1988
- 1988-08-24 JP JP21125088A patent/JPH0258926A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5353246A (en) * | 1976-10-25 | 1978-05-15 | Nippon Telegr & Teleph Corp <Ntt> | Digital-analog conversion device |
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| JPS5939540B2 (ja) * | 1981-11-11 | 1984-09-25 | 株式会社バルダン | 多頭ミシン |
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| JP2012156995A (ja) * | 2011-01-21 | 2012-08-16 | Advantest Corp | Ａｔｅのための高速、高分解能及び高精度な電圧源／ａｗｇシステム |
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