JPH09186591A - ディジタル補償型のアナログ・ディジタル変換器 - Google Patents
ディジタル補償型のアナログ・ディジタル変換器Info
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- JPH09186591A JPH09186591A JP8204542A JP20454296A JPH09186591A JP H09186591 A JPH09186591 A JP H09186591A JP 8204542 A JP8204542 A JP 8204542A JP 20454296 A JP20454296 A JP 20454296A JP H09186591 A JPH09186591 A JP H09186591A
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- H03M1/1009—Calibration
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- H03M1/1038—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by storing corrected or correction values in one or more digital look-up tables
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Abstract
(57)【要約】 （修正有）
【課題】 解像度がより高い校正値を算出することによ
って、より正確なディジタル補償の可能にすることにあ
る。 【解決手段】 第２のクロック信号に応答する第１の選
択手段１０と、第１のクロック信号に応答するサンプル
及びホールド手段１３と、アナログ・ディジタル変換器
１４と、第３のクロック信号に応答する第２の選択手段
１６と、前記ホールドされた信号を再構成して出力する
マルチビットディジタル・アナログ変換器１８と、ディ
ジタル訂正手段２０と、前記第１，３のクロック信号に
応答するディジタル補償手段２２と、ディジタル補正さ
れた信号を発生する加算手段２４と、前記ディジタル補
償された信号を処理して出力する出力手段と、前記クロ
ック信号と前記制御信号とを発生する制御手段を具備す
る。
って、より正確なディジタル補償の可能にすることにあ
る。 【解決手段】 第２のクロック信号に応答する第１の選
択手段１０と、第１のクロック信号に応答するサンプル
及びホールド手段１３と、アナログ・ディジタル変換器
１４と、第３のクロック信号に応答する第２の選択手段
１６と、前記ホールドされた信号を再構成して出力する
マルチビットディジタル・アナログ変換器１８と、ディ
ジタル訂正手段２０と、前記第１，３のクロック信号に
応答するディジタル補償手段２２と、ディジタル補正さ
れた信号を発生する加算手段２４と、前記ディジタル補
償された信号を処理して出力する出力手段と、前記クロ
ック信号と前記制御信号とを発生する制御手段を具備す
る。
Description
【０００１】
【発明の属する技術分野】本発明はディジタル補償型の
アナログ・ディジタル変換器に関するもので、特に循環
型の自己較正値をより正確に算出することができるディ
ジタル補償型のアナログ・ディジタル変換器に関するも
のである。
アナログ・ディジタル変換器に関するもので、特に循環
型の自己較正値をより正確に算出することができるディ
ジタル補償型のアナログ・ディジタル変換器に関するも
のである。
【０００２】
【従来の技術】最近、オーディオ機器、ビデオ機器のデ
ィジタル化が進行されて行くことにつれ高速および高解
像度のアナログ・ディジタル変換器（Ａ／Ｄ変換器）の
出現が求められている。一般にアナログ信号をディジタ
ル信号に変換するＡ／Ｄ変換器を作るとき高解像度の出
力を得るため、多段変換器に具現する場合が多い。前記
多段変換器を具現するときにはマルチビットディジタル
・アナログ変換器ＭＤＡＣを使用しているが、このＭＤ
ＡＣに不整合のある場合には変換器全体の線形の特性が
不良になる。このようなＭＤＡＣの不整合による誤差を
直すために自己較正法を使用している。
ィジタル化が進行されて行くことにつれ高速および高解
像度のアナログ・ディジタル変換器（Ａ／Ｄ変換器）の
出現が求められている。一般にアナログ信号をディジタ
ル信号に変換するＡ／Ｄ変換器を作るとき高解像度の出
力を得るため、多段変換器に具現する場合が多い。前記
多段変換器を具現するときにはマルチビットディジタル
・アナログ変換器ＭＤＡＣを使用しているが、このＭＤ
ＡＣに不整合のある場合には変換器全体の線形の特性が
不良になる。このようなＭＤＡＣの不整合による誤差を
直すために自己較正法を使用している。
【０００３】従来の自己較正法は、Ａ／Ｄ変換器の正常
状態の変換と同一の過程をへて校正値を生成するので、
このＭＤＡＣの誤差が大きい場合にはＭＤＡＣから発生
された誤差を訂正できるが、各誤差量が小さい値である
場合には誤差を訂正できない。その理由は、量の誤差の
ある場合に、この値は“０１０００００”に切換えられ
てメモリに貯蔵されなければならないが、Ａ／Ｄ変換器
の特性上、Ａ／Ｄ変換された値は“００１１１１１”に
なる。結局、実際に存在する誤差量より校正値の生成過
程による誤差がさらに大きくなるわけである。
状態の変換と同一の過程をへて校正値を生成するので、
このＭＤＡＣの誤差が大きい場合にはＭＤＡＣから発生
された誤差を訂正できるが、各誤差量が小さい値である
場合には誤差を訂正できない。その理由は、量の誤差の
ある場合に、この値は“０１０００００”に切換えられ
てメモリに貯蔵されなければならないが、Ａ／Ｄ変換器
の特性上、Ａ／Ｄ変換された値は“００１１１１１”に
なる。結局、実際に存在する誤差量より校正値の生成過
程による誤差がさらに大きくなるわけである。
【０００４】例えば、誤差を有する２個の素子のある場
合、この誤差の基準を“０１０００００”であるとする
と、それぞれの素子に対する誤差は“０”にもっとも近
いものの“−１”と判定する。しかし、これはＡ／Ｄ変
換器の非線形性の限界を満足させるのでかまわない。
合、この誤差の基準を“０１０００００”であるとする
と、それぞれの素子に対する誤差は“０”にもっとも近
いものの“−１”と判定する。しかし、これはＡ／Ｄ変
換器の非線形性の限界を満足させるのでかまわない。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
自己較正法は、この素子の２個とも同時に使用される場
合の誤差は、二つの誤差の和となるはずなので、“−
１”に近いのに、その生成される校正値は“−２”にな
る。
自己較正法は、この素子の２個とも同時に使用される場
合の誤差は、二つの誤差の和となるはずなので、“−
１”に近いのに、その生成される校正値は“−２”にな
る。
【０００６】このような誤差はそれぞれの校正値に対し
ては問題にならないが、素子の一つ一つ毎の誤差を求め
てその各々の誤差量を加えて使用する場合には実際に存
在する誤差よりもっと大きくなって“較正”という概念
が無意味になるおそれがある。
ては問題にならないが、素子の一つ一つ毎の誤差を求め
てその各々の誤差量を加えて使用する場合には実際に存
在する誤差よりもっと大きくなって“較正”という概念
が無意味になるおそれがある。
【０００７】本発明の目的は、このような従来技術の問
題点を解決するためになされたものであり、その目的
は、解像度がより高い校正値を算出することによって、
より正確なディジタル較正の可能なディジタル補償型の
アナログ・ディジタル変換器を提供することにある。
題点を解決するためになされたものであり、その目的
は、解像度がより高い校正値を算出することによって、
より正確なディジタル較正の可能なディジタル補償型の
アナログ・ディジタル変換器を提供することにある。
【０００８】
【課題を解決するための手段】前記目的を達成するため
に、請求項１記載の第１の発明の変換器は、第２のクロ
ック信号に応答してアナログ入力信号とアナログ再構成
信号とを選択する第１の選択手段と、第１のクロック信
号に応答して前記第１の選択手段から選択された信号を
サンプリングし、そのサンプリングされた信号をホール
ドさせるサンプル及びホールド手段と、前記第１のクロ
ック信号に応答して前記ホールドされた信号をディジタ
ル信号に変換するアナログ・ディジタル変換器と、第３
のクロック信号に応答して前記ディジタル信号と制御信
号を選択する第２の選択手段と、前記第１のクロック信
号に応答して前記第２の選択手段から選択された信号に
応答して前記ホールドされた信号を再構成して前記再構
成信号に出力するマルチビットディジタル・アナログ変
換器と、前記ディジタル信号を入力してディジタル訂正
するディジタル訂正手段と、前記第１，３のクロック信
号に応答して前記ディジタル訂正された信号に応答する
ディジタル補償信号を発生するディジタル補償手段と、
前記ディジタル訂正された信号と前記ディジタル補償信
号とを加算してディジタル補正された信号を発生する加
算手段と、前記第１のクロック信号に応答して前記ディ
ジタル補償された信号を処理して最終のアナログ・ディ
ジタル変換された前記ディジタル信号を出力する出力手
段と、校正値の算出動作時には前記第１，２の選択手段
を制御して算出された補償信号の解像度が正常動作時の
出力信号の解像度よりもっと高い解像度をもつ補償信号
が検出されるようにし、その検出された前記ディジタル
補償信号が前記ディジタル補償手段に貯蔵されるように
前記クロック信号と前記制御信号とを発生する制御手段
を具備することを要旨とする。従って、解像度がより高
い校正値を算出することによって、より正確なディジタ
ル較正を可能できる。
に、請求項１記載の第１の発明の変換器は、第２のクロ
ック信号に応答してアナログ入力信号とアナログ再構成
信号とを選択する第１の選択手段と、第１のクロック信
号に応答して前記第１の選択手段から選択された信号を
サンプリングし、そのサンプリングされた信号をホール
ドさせるサンプル及びホールド手段と、前記第１のクロ
ック信号に応答して前記ホールドされた信号をディジタ
ル信号に変換するアナログ・ディジタル変換器と、第３
のクロック信号に応答して前記ディジタル信号と制御信
号を選択する第２の選択手段と、前記第１のクロック信
号に応答して前記第２の選択手段から選択された信号に
応答して前記ホールドされた信号を再構成して前記再構
成信号に出力するマルチビットディジタル・アナログ変
換器と、前記ディジタル信号を入力してディジタル訂正
するディジタル訂正手段と、前記第１，３のクロック信
号に応答して前記ディジタル訂正された信号に応答する
ディジタル補償信号を発生するディジタル補償手段と、
前記ディジタル訂正された信号と前記ディジタル補償信
号とを加算してディジタル補正された信号を発生する加
算手段と、前記第１のクロック信号に応答して前記ディ
ジタル補償された信号を処理して最終のアナログ・ディ
ジタル変換された前記ディジタル信号を出力する出力手
段と、校正値の算出動作時には前記第１，２の選択手段
を制御して算出された補償信号の解像度が正常動作時の
出力信号の解像度よりもっと高い解像度をもつ補償信号
が検出されるようにし、その検出された前記ディジタル
補償信号が前記ディジタル補償手段に貯蔵されるように
前記クロック信号と前記制御信号とを発生する制御手段
を具備することを要旨とする。従って、解像度がより高
い校正値を算出することによって、より正確なディジタ
ル較正を可能できる。
【０００９】請求項２記載の第２の発明は、前記ディジ
タル補償手段は、前記検出された補償信号を貯蔵すると
か、使用するときに四捨五入するとか、または前記補償
信号の貯蔵および四捨五入の動作を無とすることを要旨
とする。従って、より正確なディジタル較正を可能でき
る。
タル補償手段は、前記検出された補償信号を貯蔵すると
か、使用するときに四捨五入するとか、または前記補償
信号の貯蔵および四捨五入の動作を無とすることを要旨
とする。従って、より正確なディジタル較正を可能でき
る。
【００１０】請求項３記載の第３の発明は、前記正常動
作時には２回の循環の過程を経て、校正値の算出動作時
には３回の循環の過程をへることを要旨とする。従っ
て、細密、かつ、正確な校正値を得ることができる。
作時には２回の循環の過程を経て、校正値の算出動作時
には３回の循環の過程をへることを要旨とする。従っ
て、細密、かつ、正確な校正値を得ることができる。
【００１１】請求項４記載の第４の発明は、前記ディジ
タル補償手段は、前記第３のクロック信号に応答して訂
正された前記ディジタル信号の上位の５ビットの信号と
前記制御手段から提供される制御信号を選択する前記第
３の選択手段と、前記第３の選択手段から選択された信
号をデコーディングしてアドレス信号を発生するアドレ
スデコーダーと、前記アドレス信号によって指定された
領域に書こみ制御信号に応答して６ビットの算出された
校正値を貯蔵するとか、読出し制御信号に応答して６ビ
ットの校正値を読出すメモリと、前記加算手段から出力
される１３ビットのディジタル信号を四捨五入して６ビ
ットの校正値を前記メモリに伝達する第１の四捨五入手
段と、前記メモリから読出された６ビットの校正値をラ
ッチするラッチ手段と、前記ラッチ手段の出力を反転す
る反転器と、前記加算手段から出力される１３ビットの
前記ディジタル信号を前記第１のクロック信号に応答し
て貯蔵する第１のレジスターと、前記反転器の出力信号
と前記第１のレジスターの出力信号とを前記第３のクロ
ック信号に応答して選択する第４の選択手段とを具備す
ることを要旨とする。従って、正常動作時には９ビッ
ト、校正値の算出動作時に１３ビットにデータを処理す
ることによってもっと高い解像度を持つ補償信号を検出
できる。
タル補償手段は、前記第３のクロック信号に応答して訂
正された前記ディジタル信号の上位の５ビットの信号と
前記制御手段から提供される制御信号を選択する前記第
３の選択手段と、前記第３の選択手段から選択された信
号をデコーディングしてアドレス信号を発生するアドレ
スデコーダーと、前記アドレス信号によって指定された
領域に書こみ制御信号に応答して６ビットの算出された
校正値を貯蔵するとか、読出し制御信号に応答して６ビ
ットの校正値を読出すメモリと、前記加算手段から出力
される１３ビットのディジタル信号を四捨五入して６ビ
ットの校正値を前記メモリに伝達する第１の四捨五入手
段と、前記メモリから読出された６ビットの校正値をラ
ッチするラッチ手段と、前記ラッチ手段の出力を反転す
る反転器と、前記加算手段から出力される１３ビットの
前記ディジタル信号を前記第１のクロック信号に応答し
て貯蔵する第１のレジスターと、前記反転器の出力信号
と前記第１のレジスターの出力信号とを前記第３のクロ
ック信号に応答して選択する第４の選択手段とを具備す
ることを要旨とする。従って、正常動作時には９ビッ
ト、校正値の算出動作時に１３ビットにデータを処理す
ることによってもっと高い解像度を持つ補償信号を検出
できる。
【００１２】
【発明の実施の形態】以下、添付の図面に基づき本発明
に対してより詳細に説明する。
に対してより詳細に説明する。
【００１３】図１は、本発明によるディジタル補償型の
アナログ・ディジタル変換器の構成を示している。
アナログ・ディジタル変換器の構成を示している。
【００１４】同図において、前記ディジタル補償型のア
ナログ・ディジタル変換器は第１の選択手段１０、サン
プル及びホールド手段１２、フラッシュアナログ・ディ
ジタル変換器１４、第２の選択手段１６、マルチビット
ディジタル・アナログ変換器１８、ディジタル訂正手段
２０、ディジタル補償手段２２、加算手段２４、出力手
段２６および制御手段２８を含む。
ナログ・ディジタル変換器は第１の選択手段１０、サン
プル及びホールド手段１２、フラッシュアナログ・ディ
ジタル変換器１４、第２の選択手段１６、マルチビット
ディジタル・アナログ変換器１８、ディジタル訂正手段
２０、ディジタル補償手段２２、加算手段２４、出力手
段２６および制御手段２８を含む。
【００１５】前記第１の選択手段１０は、第２のクロッ
ク信号Ｑ２のハイ状態でアナログ入力信号Ｖａを選択
し、ロー状態でアナログ再構成信号Ｖｂを選択するマル
チプレクサー（ＭＵＸ）から構成される。
ク信号Ｑ２のハイ状態でアナログ入力信号Ｖａを選択
し、ロー状態でアナログ再構成信号Ｖｂを選択するマル
チプレクサー（ＭＵＸ）から構成される。
【００１６】前記サンプル及びホールド手段（Ｓ／Ｈ）
１２は前記第１のクロック信号Ｑ１に応答してこの第１
のクロック信号Ｑ１のハイ状態でサンプリングし、ロー
状態でサンプリングされた信号を保持する。
１２は前記第１のクロック信号Ｑ１に応答してこの第１
のクロック信号Ｑ１のハイ状態でサンプリングし、ロー
状態でサンプリングされた信号を保持する。
【００１７】前記フラッシュアナログ・ディジタル変換
器１４は、反転された第１のクロック信号Ｑ１‘バー’
のハイ状態で応答して前記ホールドされた信号をディジ
タル信号に変換して５ビットのディジタル信号と３１ビ
ットの制御信号を発生する。
器１４は、反転された第１のクロック信号Ｑ１‘バー’
のハイ状態で応答して前記ホールドされた信号をディジ
タル信号に変換して５ビットのディジタル信号と３１ビ
ットの制御信号を発生する。
【００１８】前記第２の選択手段１６は、第３のクロッ
ク信号Ｑ３のハイ状態で前記フラッシュアナログ・ディ
ジタル変換器１４から提供される３１ビットの制御信号
を選択し、ロー状態では前記制御手段２８から提供され
る制御信号ＣＴＲＬを選択する。
ク信号Ｑ３のハイ状態で前記フラッシュアナログ・ディ
ジタル変換器１４から提供される３１ビットの制御信号
を選択し、ロー状態では前記制御手段２８から提供され
る制御信号ＣＴＲＬを選択する。
【００１９】前記マルチビットディジタル・アナログ変
換器１８は、反転された前記第１のクロック信号Ｑ１
‘バー’のハイ状態で応答して前記第２の選択手段１６
から選択された制御信号によって前記サンプル及びホー
ルド手段１２から提供されるホールドされた信号を再構
成してアナログ再構成信号Ｖｂを出力する。
換器１８は、反転された前記第１のクロック信号Ｑ１
‘バー’のハイ状態で応答して前記第２の選択手段１６
から選択された制御信号によって前記サンプル及びホー
ルド手段１２から提供されるホールドされた信号を再構
成してアナログ再構成信号Ｖｂを出力する。
【００２０】前記ディジタル訂正手段２０は、前記フラ
ッシュアナログ・ディジタル変換器１４から提供される
５ビットのディジタル信号を入力してディジタル訂正
し、その訂正された１３ビットのディジタル信号を出力
する。
ッシュアナログ・ディジタル変換器１４から提供される
５ビットのディジタル信号を入力してディジタル訂正
し、その訂正された１３ビットのディジタル信号を出力
する。
【００２１】前記ディジタル補償手段２２は、前記第
１，３のクロック信号Ｑ１，Ｑ３に応答して訂正された
１３ビットのディジタル信号の上位５ビットの信号に応
答する対応されるディジタル補償信号を発生する。
１，３のクロック信号Ｑ１，Ｑ３に応答して訂正された
１３ビットのディジタル信号の上位５ビットの信号に応
答する対応されるディジタル補償信号を発生する。
【００２２】前記加算手段２４は、ディジタル訂正され
た１３ビットの信号と６ビットのディジタル補償信号を
加算してディジタル補償された１３ビットの信号を発生
する。
た１３ビットの信号と６ビットのディジタル補償信号を
加算してディジタル補償された１３ビットの信号を発生
する。
【００２３】前記出力手段２６は、前記第１のクロック
信号Ｑ１に応答して前記ディジタル補償された信号を処
理して最終のアナログ・ディジタル変換された１２ビッ
トのディジタル信号を出力する。
信号Ｑ１に応答して前記ディジタル補償された信号を処
理して最終のアナログ・ディジタル変換された１２ビッ
トのディジタル信号を出力する。
【００２４】前記制御手段２８は、校正値の算出動作時
には前記第１，２の選択手段１０，１６を制御して算出
された補償信号の解像度が正常動作時の９ビットの出力
信号の解像度よりもっと高い解像度をもつ１３ビットの
補償信号が検出されるようにし、その検出された前記デ
ィジタル補償信号が前記ディジタル補償手段２２に貯蔵
されるように前記クロック信号Ｑ１、Ｑ１‘バー’、Ｑ
２、Ｑ３と制御信号ＣＴＲＬ、Ｑ１* ＲＤ、Ｑ１* ＷＲ
を発生する。すなわち、制御手段２８は、正常動作時と
校正値の算出動作時によって変換過程の回数が異なるよ
うにしてクロック信号Ｑ１、Ｑ１‘バー’、Ｑ２、Ｑ３
と制御信号ＣＴＲＬ、Ｑ１* ＲＤ、Ｑ１* ＷＲを発生す
る。
には前記第１，２の選択手段１０，１６を制御して算出
された補償信号の解像度が正常動作時の９ビットの出力
信号の解像度よりもっと高い解像度をもつ１３ビットの
補償信号が検出されるようにし、その検出された前記デ
ィジタル補償信号が前記ディジタル補償手段２２に貯蔵
されるように前記クロック信号Ｑ１、Ｑ１‘バー’、Ｑ
２、Ｑ３と制御信号ＣＴＲＬ、Ｑ１* ＲＤ、Ｑ１* ＷＲ
を発生する。すなわち、制御手段２８は、正常動作時と
校正値の算出動作時によって変換過程の回数が異なるよ
うにしてクロック信号Ｑ１、Ｑ１‘バー’、Ｑ２、Ｑ３
と制御信号ＣＴＲＬ、Ｑ１* ＲＤ、Ｑ１* ＷＲを発生す
る。
【００２５】前記ディジタル補償手段２２は、前記第３
のクロック信号Ｑ３に応答して訂正された１３ビットの
ディジタル信号の上位５ビットの信号と前記制御手段２
８から提供される制御信号ＣＴＲＬを選択する第３の選
択手段２２Ａ、この第３の選択手段２２Ａから選択され
た信号をデコーディングして３１ビットのアドレス信号
を発生するアドレスデコーダー２２Ｂを有する。また、
ディジタル補償手段２２は、アドレス信号によって指定
された領域に書こみ制御信号Ｑ１* ＷＲに応答して６ビ
ットの算出された校正値を貯蔵するとか、読出し制御信
号Ｑ１* ＲＤに応答して６ビットの校正値を読み出す６
* ３１メモリ２２Ｃ、前記加算手段２４から出力される
１３ビットのディジタル信号を四捨五入して６ビットの
校正値を前記メモリ２２Ｃに伝達する第１の四捨五入手
段２２Ｄを有する。更に、ディジタル補償手段２２は、
前記メモリ２２Ｃから読出された６ビットの校正値をラ
ッチするラッチ手段２２Ｅ、該ラッチ手段の出力を反転
する反転器２２Ｆ、前記加算手段２４から出力される１
３ビットのディジタル信号を前記第１のクロック信号Ｑ
１に応答して貯蔵する第１のレジスター２２Ｇ、前記反
転器２２Ｆの出力信号と第１のレジスター２２Ｇの出力
信号を前記第３のクロック信号Ｑ３に応答して選択する
第４の選択手段２２Ｈを含む。すなわち、ディジタル補
償手段２２は、制御手段２８の制御の下に正常動作時に
は９ビット、校正値の算出動作時に１３ビットにデータ
を処理することによってもっと高い解像度を持つ補償信
号を検出できる。
のクロック信号Ｑ３に応答して訂正された１３ビットの
ディジタル信号の上位５ビットの信号と前記制御手段２
８から提供される制御信号ＣＴＲＬを選択する第３の選
択手段２２Ａ、この第３の選択手段２２Ａから選択され
た信号をデコーディングして３１ビットのアドレス信号
を発生するアドレスデコーダー２２Ｂを有する。また、
ディジタル補償手段２２は、アドレス信号によって指定
された領域に書こみ制御信号Ｑ１* ＷＲに応答して６ビ
ットの算出された校正値を貯蔵するとか、読出し制御信
号Ｑ１* ＲＤに応答して６ビットの校正値を読み出す６
* ３１メモリ２２Ｃ、前記加算手段２４から出力される
１３ビットのディジタル信号を四捨五入して６ビットの
校正値を前記メモリ２２Ｃに伝達する第１の四捨五入手
段２２Ｄを有する。更に、ディジタル補償手段２２は、
前記メモリ２２Ｃから読出された６ビットの校正値をラ
ッチするラッチ手段２２Ｅ、該ラッチ手段の出力を反転
する反転器２２Ｆ、前記加算手段２４から出力される１
３ビットのディジタル信号を前記第１のクロック信号Ｑ
１に応答して貯蔵する第１のレジスター２２Ｇ、前記反
転器２２Ｆの出力信号と第１のレジスター２２Ｇの出力
信号を前記第３のクロック信号Ｑ３に応答して選択する
第４の選択手段２２Ｈを含む。すなわち、ディジタル補
償手段２２は、制御手段２８の制御の下に正常動作時に
は９ビット、校正値の算出動作時に１３ビットにデータ
を処理することによってもっと高い解像度を持つ補償信
号を検出できる。
【００２６】前記出力手段２６は、ディジタル補償され
た１３ビットの信号を四捨五入する第２の四捨五入手段
２６Ａ、この四捨五入手段２６Ａの出力を前記第１のク
ロック信号Ｑ１に応答して貯蔵する第２のレジスター２
６Ｂ、該第２のレジスター２６Ｂの出力を制限して１２
ビットの最終のディジタル信号を出力するリミッタ２６
Ｃを含む。
た１３ビットの信号を四捨五入する第２の四捨五入手段
２６Ａ、この四捨五入手段２６Ａの出力を前記第１のク
ロック信号Ｑ１に応答して貯蔵する第２のレジスター２
６Ｂ、該第２のレジスター２６Ｂの出力を制限して１２
ビットの最終のディジタル信号を出力するリミッタ２６
Ｃを含む。
【００２７】このように構成されている本発明の作用・
効果は次のようである。
効果は次のようである。
【００２８】本発明は、前述した従来の誤差を減らすた
めに、校正値を生成するとき、正常動作時の変換過程を
そのまま用いないで、変換過程をもう一度へることによ
り、さらに細密、かつ、正確な校正値を得るということ
である。
めに、校正値を生成するとき、正常動作時の変換過程を
そのまま用いないで、変換過程をもう一度へることによ
り、さらに細密、かつ、正確な校正値を得るということ
である。
【００２９】発明の実施形態では５ビットの変換過程を
三度へて１２ビットの出力を得る。一番目のＭＤＡＣを
へた後に５ビットの変換を二度へて９ビットを得るが、
従来の校正方法によると、その生成された変換値もやは
り９ビット変換し、その値は９ビットの演算をへて得ら
れる。
三度へて１２ビットの出力を得る。一番目のＭＤＡＣを
へた後に５ビットの変換を二度へて９ビットを得るが、
従来の校正方法によると、その生成された変換値もやは
り９ビット変換し、その値は９ビットの演算をへて得ら
れる。
【００３０】本発明では、校正値の生成過程において９
ビットでない１３ビットの変換を行い、１３ビットの演
算を行う。そして、その演算の結果によって得られた校
正値を貯蔵するときには１３ビットを全部貯蔵すること
ではなく、９ビットの水準で四捨五入してメモリに貯蔵
する。
ビットでない１３ビットの変換を行い、１３ビットの演
算を行う。そして、その演算の結果によって得られた校
正値を貯蔵するときには１３ビットを全部貯蔵すること
ではなく、９ビットの水準で四捨五入してメモリに貯蔵
する。
【００３１】上述の誤差をあげれば、誤差量を１３ビッ
ト変換した出力が“００１１１１１１００１０”に該当
すると、その一番目のメモリにはこの値を四捨五入した
誤差量である“−１”、すなわち、１３ビットで校正値
の算出動作を行い、その最終値は９ビットの水準に四捨
五入して貯蔵し、二つの誤差量の和も“−１”として貯
蔵する。それぞれの誤差量を貯蔵する値は従来の技術と
同様であるが、二つの素子の誤差の和、例えば、ＭＤＡ
Ｃを校正する素子は本発明が提示する値がもっとも近
い。
ト変換した出力が“００１１１１１１００１０”に該当
すると、その一番目のメモリにはこの値を四捨五入した
誤差量である“−１”、すなわち、１３ビットで校正値
の算出動作を行い、その最終値は９ビットの水準に四捨
五入して貯蔵し、二つの誤差量の和も“−１”として貯
蔵する。それぞれの誤差量を貯蔵する値は従来の技術と
同様であるが、二つの素子の誤差の和、例えば、ＭＤＡ
Ｃを校正する素子は本発明が提示する値がもっとも近
い。
【００３２】このように校正値を生成するために変換の
過程をもう一度遂行するとしても、既存の校正方法と比
較するとき、一層正確なＡ／Ｄ変換の出力を得られる。
過程をもう一度遂行するとしても、既存の校正方法と比
較するとき、一層正確なＡ／Ｄ変換の出力を得られる。
【００３３】次に、図２および図３に示す本発明のタイ
ミング図を参照すると、まず第２のクロック信号Ｑ２が
“１”であれば第１の選択手段１０は、外部からの入力
を受け入れ、“０”であればＭＤＡＣ１８の出力を受け
入れる。Ｓ／Ｈ１２からは第１のクロック信号Ｑ１が
“１”であるとサンプリングし、第１のクロック信号Ｑ
１が“０”であるとホールドする。ＭＤＡＣ１８はＳ／
Ｈ１２からのアナログ入力と制御信号との差異を求めて
増幅する役割をする。フラッシュＡ／Ｄ変換器（Ｆｌａ
ｓｈ ＡＤＣ）１４は、第１のクロック信号Ｑ１が
“０”であるとき、入力をＡ／Ｄ変換して第１のクロッ
ク信号Ｑ１が“１”になると出力する。正常状態では第
３のクロック信号Ｑ３が“０”であり、ＭＤＡＣ１８は
フラッシュＡ／Ｄ変換器１４の出力により制御される。
ミング図を参照すると、まず第２のクロック信号Ｑ２が
“１”であれば第１の選択手段１０は、外部からの入力
を受け入れ、“０”であればＭＤＡＣ１８の出力を受け
入れる。Ｓ／Ｈ１２からは第１のクロック信号Ｑ１が
“１”であるとサンプリングし、第１のクロック信号Ｑ
１が“０”であるとホールドする。ＭＤＡＣ１８はＳ／
Ｈ１２からのアナログ入力と制御信号との差異を求めて
増幅する役割をする。フラッシュＡ／Ｄ変換器（Ｆｌａ
ｓｈ ＡＤＣ）１４は、第１のクロック信号Ｑ１が
“０”であるとき、入力をＡ／Ｄ変換して第１のクロッ
ク信号Ｑ１が“１”になると出力する。正常状態では第
３のクロック信号Ｑ３が“０”であり、ＭＤＡＣ１８は
フラッシュＡ／Ｄ変換器１４の出力により制御される。
【００３４】５ビットの変換を３回繰り返して１２ビッ
トの出力を得るＡ／Ｄ変換器の場合にはフラッシュＡ／
Ｄ変換器１４は５ビットに具現され、前述の変換過程を
３回へることになる。こうして作られた全ての１５ビッ
トのデータはディジタル訂正過程をへてから補償過程を
へるが、この補償過程においては訂正されたディジタル
出力からメモリに貯蔵されている校正値に減算して、そ
の値を最終的に出力する。このとき、メモリを指定する
領域は前記ディジタル訂正手段２０の出力信号の上位５
ビットから得る。
トの出力を得るＡ／Ｄ変換器の場合にはフラッシュＡ／
Ｄ変換器１４は５ビットに具現され、前述の変換過程を
３回へることになる。こうして作られた全ての１５ビッ
トのデータはディジタル訂正過程をへてから補償過程を
へるが、この補償過程においては訂正されたディジタル
出力からメモリに貯蔵されている校正値に減算して、そ
の値を最終的に出力する。このとき、メモリを指定する
領域は前記ディジタル訂正手段２０の出力信号の上位５
ビットから得る。
【００３５】本発明で提示するＡ／Ｄ変換器はこの校正
値を生成する過程が異なる。従来の自己較正Ａ／Ｄ変換
器では、２段の変換器の場合には校正値の生成は二番目
の段のみへて行なわれ、３段の変換器は下位の２段の変
換を通じて校正値を生成する。しかし、本発明のＡ／Ｄ
変換器では校正値を生成するとき、３段の変換を遂行す
る。すなわち、正常的な変換の過程に比べると、最下位
ビットの変換以降に一回の変換をさらに遂行するもので
ある。
値を生成する過程が異なる。従来の自己較正Ａ／Ｄ変換
器では、２段の変換器の場合には校正値の生成は二番目
の段のみへて行なわれ、３段の変換器は下位の２段の変
換を通じて校正値を生成する。しかし、本発明のＡ／Ｄ
変換器では校正値を生成するとき、３段の変換を遂行す
る。すなわち、正常的な変換の過程に比べると、最下位
ビットの変換以降に一回の変換をさらに遂行するもので
ある。
【００３６】３段の変換器である場合の校正値の生成過
程は次のようである。
程は次のようである。
【００３７】前記校正値の生成過程は図３の制御信号に
したがうが、前記ＭＤＡＣ１８とメモリ２２Ｃのアドレ
スは前記制御手段２８から提供される制御信号ＣＴＲＬ
にしたがう。
したがうが、前記ＭＤＡＣ１８とメモリ２２Ｃのアドレ
スは前記制御手段２８から提供される制御信号ＣＴＲＬ
にしたがう。
【００３８】前記校正値の生成はＭＤＡＣ１８内部の受
動素子間の誤差を測定することによって始まる。前記制
御手段２８により前記ＭＤＡＣ１８を制御することによ
って得られた再構成信号は、前記Ｓ／Ｈ１２→Ｆｌａｓ
ｈ ＡＤＣ１４→ＭＤＡＣ１８−Ｓ／Ｈ１２→Ｆｌａｓ
ｈ ＡＤＣ１４の２段の変換をへて９ビットが得られ
る。このような過程をへて各個別素子の誤差量を求め
て、累算の過程をへて校正値として前記メモリ２２Ｃに
貯蔵される。しかし、この際作られた９ビットのデータ
は累算の過程において上述のような問題を発生させる。
動素子間の誤差を測定することによって始まる。前記制
御手段２８により前記ＭＤＡＣ１８を制御することによ
って得られた再構成信号は、前記Ｓ／Ｈ１２→Ｆｌａｓ
ｈ ＡＤＣ１４→ＭＤＡＣ１８−Ｓ／Ｈ１２→Ｆｌａｓ
ｈ ＡＤＣ１４の２段の変換をへて９ビットが得られ
る。このような過程をへて各個別素子の誤差量を求め
て、累算の過程をへて校正値として前記メモリ２２Ｃに
貯蔵される。しかし、この際作られた９ビットのデータ
は累算の過程において上述のような問題を発生させる。
【００３９】本発明においては校正値を作る過程を２段
の変換でなく、３段の変換により具現している。つま
り、従来の校正値の生成過程と比較すると、前記のＭＤ
ＡＣ１８−Ｓ／Ｈ１２−Ｆｌａｓｈ ＡＤＣ１４の変換
をもう一度遂行するものである。このように作られた校
正値は、正常状態の変換が１２ビットの解像度であるこ
とに対し、１７ビットの正確度に示す。しかし、実際に
校正の過程のために必要なデータはこのように多数のビ
ット数を必要としないので、１３ビット線で四捨五入
し、残りのビットは捨てることによって過多なメモリの
使用を減らすことができる。
の変換でなく、３段の変換により具現している。つま
り、従来の校正値の生成過程と比較すると、前記のＭＤ
ＡＣ１８−Ｓ／Ｈ１２−Ｆｌａｓｈ ＡＤＣ１４の変換
をもう一度遂行するものである。このように作られた校
正値は、正常状態の変換が１２ビットの解像度であるこ
とに対し、１７ビットの正確度に示す。しかし、実際に
校正の過程のために必要なデータはこのように多数のビ
ット数を必要としないので、１３ビット線で四捨五入
し、残りのビットは捨てることによって過多なメモリの
使用を減らすことができる。
【００４０】本発明で提示しているディジタル補償型の
Ａ／Ｄ変換器は既存のＡ／Ｄ変換器よりディジタル出力
の線形性がもっと良い。そして、循環型のＡ／Ｄ変換器
での具現が容易である。
Ａ／Ｄ変換器は既存のＡ／Ｄ変換器よりディジタル出力
の線形性がもっと良い。そして、循環型のＡ／Ｄ変換器
での具現が容易である。
【００４１】
【発明の効果】以上説明したように、第１の発明の変換
器は、第２のクロック信号に応答してアナログ入力信号
とアナログ再構成信号とを選択する第１の選択手段と、
第１のクロック信号に応答して前記第１の選択手段から
選択された信号をサンプリングし、そのサンプリングさ
れた信号をホールドさせるサンプル及びホールド手段
と、前記第１のクロック信号に応答して前記ホールドさ
れた信号をディジタル信号に変換するアナログ・ディジ
タル変換器と、第３のクロック信号に応答して前記ディ
ジタル信号と制御信号を選択する第２の選択手段と、前
記第１のクロック信号に応答して前記第２の選択手段か
ら選択された信号に応答して前記ホールドされた信号を
再構成して前記再構成信号に出力するマルチビットディ
ジタル・アナログ変換器と、前記ディジタル信号を入力
してディジタル訂正するディジタル訂正手段と、前記第
１，３のクロック信号に応答して前記ディジタル訂正さ
れた信号に応答するディジタル補償信号を発生するディ
ジタル補償手段と、前記ディジタル訂正された信号と前
記ディジタル補償信号とを加算してディジタル補正され
た信号を発生する加算手段と、前記第１のクロック信号
に応答して前記ディジタル補償された信号を処理して最
終のアナログ・ディジタル変換された前記ディジタル信
号を出力する出力手段と、校正値の算出動作時には前記
第１，２の選択手段を制御して算出された補償信号の解
像度が正常動作時の出力信号の解像度よりもっと高い解
像度をもつ補償信号が検出されるようにし、その検出さ
れた前記ディジタル補償信号が前記ディジタル補償手段
に貯蔵されるように前記クロック信号と前記制御信号と
を発生する制御手段を具備するので、解像度がより高い
校正値を算出することによって、より正確なディジタル
較正を可能できる。
器は、第２のクロック信号に応答してアナログ入力信号
とアナログ再構成信号とを選択する第１の選択手段と、
第１のクロック信号に応答して前記第１の選択手段から
選択された信号をサンプリングし、そのサンプリングさ
れた信号をホールドさせるサンプル及びホールド手段
と、前記第１のクロック信号に応答して前記ホールドさ
れた信号をディジタル信号に変換するアナログ・ディジ
タル変換器と、第３のクロック信号に応答して前記ディ
ジタル信号と制御信号を選択する第２の選択手段と、前
記第１のクロック信号に応答して前記第２の選択手段か
ら選択された信号に応答して前記ホールドされた信号を
再構成して前記再構成信号に出力するマルチビットディ
ジタル・アナログ変換器と、前記ディジタル信号を入力
してディジタル訂正するディジタル訂正手段と、前記第
１，３のクロック信号に応答して前記ディジタル訂正さ
れた信号に応答するディジタル補償信号を発生するディ
ジタル補償手段と、前記ディジタル訂正された信号と前
記ディジタル補償信号とを加算してディジタル補正され
た信号を発生する加算手段と、前記第１のクロック信号
に応答して前記ディジタル補償された信号を処理して最
終のアナログ・ディジタル変換された前記ディジタル信
号を出力する出力手段と、校正値の算出動作時には前記
第１，２の選択手段を制御して算出された補償信号の解
像度が正常動作時の出力信号の解像度よりもっと高い解
像度をもつ補償信号が検出されるようにし、その検出さ
れた前記ディジタル補償信号が前記ディジタル補償手段
に貯蔵されるように前記クロック信号と前記制御信号と
を発生する制御手段を具備するので、解像度がより高い
校正値を算出することによって、より正確なディジタル
較正を可能できる。
【００４２】第２の発明は、前記ディジタル補償手段
は、前記検出された補償信号を貯蔵するとか、使用する
ときに四捨五入するとか、または前記補償信号の貯蔵お
よび四捨五入の動作を無とするので、より正確なディジ
タル較正を可能できる。
は、前記検出された補償信号を貯蔵するとか、使用する
ときに四捨五入するとか、または前記補償信号の貯蔵お
よび四捨五入の動作を無とするので、より正確なディジ
タル較正を可能できる。
【００４３】第３の発明は、前記正常動作時には２回の
循環の過程を経て、校正値の算出動作時には３回の循環
の過程をへるので、細密、かつ、正確な校正値を得るこ
とができる。
循環の過程を経て、校正値の算出動作時には３回の循環
の過程をへるので、細密、かつ、正確な校正値を得るこ
とができる。
【００４４】第４の発明は、前記ディジタル補償手段
は、前記第３のクロック信号に応答して訂正された前記
ディジタル信号の上位の５ビットの信号と前記制御手段
から提供される制御信号を選択する前記第３の選択手段
と、前記第３の選択手段から選択された信号をデコーデ
ィングしてアドレス信号を発生するアドレスデコーダー
と、前記アドレス信号によって指定された領域に書こみ
制御信号に応答して６ビットの算出された校正値を貯蔵
するとか、読出し制御信号に応答して６ビットの校正値
を読出すメモリと、前記加算手段から出力される１３ビ
ットのディジタル信号を四捨五入して６ビットの校正値
を前記メモリに伝達する第１の四捨五入手段と、前記メ
モリから読出された６ビットの校正値をラッチするラッ
チ手段と、前記ラッチ手段の出力を反転する反転器と、
前記加算手段から出力される１３ビットの前記ディジタ
ル信号を前記第１のクロック信号に応答して貯蔵する第
１のレジスターと、前記反転器の出力信号と前記第１の
レジスターの出力信号とを前記第３のクロック信号に応
答して選択する第４の選択手段とを具備するので、正常
動作時には９ビット、校正値の算出動作時に１３ビット
にデータを処理することによってもっと高い解像度を持
つ補償信号を検出できる。
は、前記第３のクロック信号に応答して訂正された前記
ディジタル信号の上位の５ビットの信号と前記制御手段
から提供される制御信号を選択する前記第３の選択手段
と、前記第３の選択手段から選択された信号をデコーデ
ィングしてアドレス信号を発生するアドレスデコーダー
と、前記アドレス信号によって指定された領域に書こみ
制御信号に応答して６ビットの算出された校正値を貯蔵
するとか、読出し制御信号に応答して６ビットの校正値
を読出すメモリと、前記加算手段から出力される１３ビ
ットのディジタル信号を四捨五入して６ビットの校正値
を前記メモリに伝達する第１の四捨五入手段と、前記メ
モリから読出された６ビットの校正値をラッチするラッ
チ手段と、前記ラッチ手段の出力を反転する反転器と、
前記加算手段から出力される１３ビットの前記ディジタ
ル信号を前記第１のクロック信号に応答して貯蔵する第
１のレジスターと、前記反転器の出力信号と前記第１の
レジスターの出力信号とを前記第３のクロック信号に応
答して選択する第４の選択手段とを具備するので、正常
動作時には９ビット、校正値の算出動作時に１３ビット
にデータを処理することによってもっと高い解像度を持
つ補償信号を検出できる。
【図１】本発明によるディジタル補償型のアナログ・デ
ィジタル変換器の構成を示してているブロック図であ
る。
ィジタル変換器の構成を示してているブロック図であ
る。
【図２】本発明によるアナログ・ディジタル変換器の正
常動作を説明するためのタイミング図である。
常動作を説明するためのタイミング図である。
【図３】本発明によるアナログ・ディジタル変換器の校
正値の算出動作を説明するためのタイミング図である。
正値の算出動作を説明するためのタイミング図である。
１０ 第１の選択手段 １２ サンプル及びホールド手段 １４ フラッシュアナログ・ディジタル変換器 １６ 第２の選択手段 １８ マルチビットディジタル・アナログ変換器 ２０ ディジタル訂正手段 ２２ ディジタル補償手段 ２４ 加算手段 ２６ 出力手段 ２８ 制御手段
Claims (4)
- 【請求項１】 第２のクロック信号に応答してアナログ
入力信号とアナログ再構成信号とを選択する第１の選択
手段と、 第１のクロック信号に応答して前記第１の選択手段から
選択された信号をサンプリングし、そのサンプリングさ
れた信号をホールドさせるサンプル及びホールド手段
と、 前記第１のクロック信号に応答して前記ホールドされた
信号をディジタル信号に変換するアナログ・ディジタル
変換器と、 第３のクロック信号に応答して前記ディジタル信号と制
御信号を選択する第２の選択手段と、 前記第１のクロック信号に応答して前記第２の選択手段
から選択された信号に応答して前記ホールドされた信号
を再構成して前記再構成信号に出力するマルチビットデ
ィジタル・アナログ変換器と、 前記ディジタル信号を入力してディジタル訂正するディ
ジタル訂正手段と、 前記第１，３のクロック信号に応答して前記ディジタル
訂正された信号に応答するディジタル補償信号を発生す
るディジタル補償手段と、 前記ディジタル訂正された信号と前記ディジタル補償信
号とを加算してディジタル補正された信号を発生する加
算手段と、 前記第１のクロック信号に応答して前記ディジタル補償
された信号を処理して最終のアナログ・ディジタル変換
された前記ディジタル信号を出力する出力手段と、 校正値の算出動作時には前記第１，２の選択手段を制御
して算出された補償信号の解像度が正常動作時の出力信
号の解像度よりもっと高い解像度をもつ補償信号が検出
されるようにし、その検出された前記ディジタル補償信
号が前記ディジタル補償手段に貯蔵されるように前記ク
ロック信号と前記制御信号とを発生する制御手段とを具
備することを特徴とするディジタル補償型のアナログ・
ディジタル変換器。 - 【請求項２】 前記ディジタル補償手段は、 前記検出された補償信号を貯蔵するとか、使用するとき
に四捨五入するとか、または前記補償信号の貯蔵および
四捨五入の動作を無とすることを特徴とする請求項１記
載のディジタル補償型のアナログ・ディジタル変換器。 - 【請求項３】 前記正常動作時には２回の循環の過程を
経て、校正値の算出動作時には３回の循環の過程をへる
ことを特徴とする請求項１記載のディジタル補償型のア
ナログ・ディジタル変換器。 - 【請求項４】 前記ディジタル補償手段は、 前記第３のクロック信号に応答して訂正された前記ディ
ジタル信号の上位の５ビットの信号と前記制御手段から
提供される制御信号を選択する前記第３の選択手段と、 前記第３の選択手段から選択された信号をデコーディン
グしてアドレス信号を発生するアドレスデコーダーと、 前記アドレス信号によって指定された領域に書こみ制御
信号に応答して６ビットの算出された校正値を貯蔵また
は読出し制御信号に応答して６ビットの校正値を読出す
メモリと、 前記加算手段から出力される１３ビットのディジタル信
号を四捨五入して６ビットの校正値を前記メモリに伝達
する第１の四捨五入手段と、 前記メモリから読出された６ビットの校正値をラッチす
るラッチ手段と、 前記ラッチ手段の出力を反転する反転器と、 前記加算手段から出力される１３ビットの前記ディジタ
ル信号を前記第１のクロック信号に応答して貯蔵する第
１のレジスターと、 前記反転器の出力信号と前記第１のレジスターの出力信
号とを前記第３のクロック信号に応答して選択する第４
の選択手段とを具備することを特徴とする請求項１記載
のディジタル補償型のアナログ・ディジタル変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950055600A KR0157122B1 (ko) | 1995-12-23 | 1995-12-23 | 디지탈 보상형 아날로그 디지탈 변환기 |
| KR1995-55600 | 1995-12-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09186591A true JPH09186591A (ja) | 1997-07-15 |
| JP3556401B2 JP3556401B2 (ja) | 2004-08-18 |
Family
ID=19443834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20454296A Expired - Fee Related JP3556401B2 (ja) | 1995-12-23 | 1996-08-02 | ディジタル補償型のアナログ・ディジタル変換器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5870041A (ja) |
| JP (1) | JP3556401B2 (ja) |
| KR (1) | KR0157122B1 (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5977894A (en) * | 1997-12-31 | 1999-11-02 | Maxim Integrated Products, Inc. | Digital calibration for analog-to-digital converters with implicit gain proration |
| US6720999B1 (en) * | 1999-03-31 | 2004-04-13 | Cirrus Logic, Inc. | CCD imager analog processor systems and methods |
| FI107482B (fi) * | 1999-09-20 | 2001-08-15 | Nokia Networks Oy | Menetelmä analogia-digitaalimuuntimen kalibroimiseksi sekä kalibrointilaite |
| US6337651B1 (en) | 2000-02-17 | 2002-01-08 | Advanced Micro Devices, Inc. | Pipeline analog to digital (A/D) converter with relaxed accuracy requirement for sample and hold stage |
| US6323800B1 (en) | 2000-02-17 | 2001-11-27 | Advanced Micro Devices, Inc. | Pipeline analog to digital (a/d) converter with lengthened hold operation of a first stage |
| US6295016B1 (en) * | 2000-02-17 | 2001-09-25 | Advanced Micro Devices, Inc. | Pipeline analog to digital (A/D) converter with relaxed accuracy requirement for sample and hold stage |
| US6359579B1 (en) | 2000-02-17 | 2002-03-19 | Advanced Micro Devices, Inc. | Digital logic correction circuit for a pipeline analog to digital (A/D) converter |
| US6288667B1 (en) * | 2000-03-13 | 2001-09-11 | Massachusetts Institute Of Technology | Low power analog-to-digital converter |
| SE517675C2 (sv) | 2000-03-14 | 2002-07-02 | Ericsson Telefon Ab L M | Ett förfarande för A/D-omvandling samt ett A/D- omvandlingssystem |
| SE516799C2 (sv) | 2000-04-25 | 2002-03-05 | Ericsson Telefon Ab L M | Ett förfarande och en anordning för kalibrering av A/D- omvandlare |
| US6445319B1 (en) | 2000-05-10 | 2002-09-03 | Texas Instruments Incorporated | Analog to digital converter circuit |
| US6489904B1 (en) | 2001-07-27 | 2002-12-03 | Fairchild Semiconductor Corporation | Pipeline analog-to-digital converter with on-chip digital calibration |
| DE10305972A1 (de) * | 2003-02-13 | 2004-09-02 | Micronas Gmbh | Kompensationsschaltungsanordnung und Kompensationsverfahren zum Kompensieren von nicht-linearen Verzerrungen eines AD-Wandlers |
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