JPH0259960A - ディジタルシグナルプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ディジタルシグナルプロセッサく以下、ＤＳ
Ｐという）、特にメモリのランタムアクセスを効率良く
行うＤＳＰに関するものである。

（従来の技術） ＤＳＰは、ディジタル信号処理に多く存在する積和演算
を高速に実行するために開発されたディジタル信号処理
専用のマ、イクロプロセッサである。

従来、この種のＤＳＰとしては、昭和６１年度電子通信
学会総合全国大会、塚越・米倉・野１」・安藤・官本・
水谷著［２２７０３２ｋｂｉｔ／ｓＡＤＰＣＭ　　Ｃ０
ＤＥＣＬＳＩの実現ＪＰ。

１０−３に記載されるものがあった。以下、その構成を
図を用いて説明する。

第２図は従来のＤＳＰの一構成例を示す概略ブロック図
である。

このＤＳＰは、制御部１０、記憶部２０、演算部３０、
入出力（以下、Ｉｌｏという）部４０、及びデータバス
５０等で構成されている。制御部１０は、プログラムカ
ウンタ１１、プログラム格納用の読み出し専用メモリ（
以下、ＲＯＭという）１２、パイプラインレジスタ１３
、及びデコーダ１４を有している。記憶部２０は、随時
読み書き可能なメモリ（以下、ＲＡ　Ｍという）２１、
ＲＡ　Ｊｌ、’ｌ用ポインタ２２、ＲＯＭ２３、及びＲ
ＯＩＶＩ川ポイン用２４を有している。演算部３０は、
乗算器３１、算術論理ユニット（以下、Ａ　Ｌ　ＬＪと
いう）３２、アキュームレータ（以下、ＡＣＣという）
３３、及びセレクタ３４，３５．３６等により構成され
ている。また、Ｉ１０部４０は、Ｉ１０レジスタ４１及
び図示しないＩ、１０バツフア等より構成されている。

以」−の構成において、例えば Ａ・＝Ｂ・×ＬｏｇＣ・・・・（１） 但し、Ｂ・、Ｃ・　；変数（ｊ＝１〜１０）の演算動作
を説明する。

なお、変数Ｂ・　（ｉ＝１〜１０）はＲＡＭ２１に順番
に格納され、変数Ｃ１（ｉ＝１〜１０）はＩ１０レジス
タ４１から出力され、対数（Ｌｏｇ＞変換用のテーブル
はＲＯＭ２Ｂに格納され、演算結果Ａ・はＩ１０レジス
タ４１に転送するものとする。

（１）式の演算は、デコーダ１４から出力される種々の
マイクロ命令により、次のステラフ責１〉〜（９〉に従
って順に実行されていく。

（１）　　Ｉ１０レジスタ４１内の変数０１をデータバ
ス５０を介してポインタ２４にセットする。

（２）　　ＲＡＭ２１に格納されている変数Ｂ・に対す
る最初のアドレス値を、パイプラインレジスタ１３より
データバス５０を通してポインタ２１にセットする。

（３）　ポインタ２２．２４から出力されるアドレスデ
ータに従ってＲＡＭ２１とＲＯＭ２３からそれぞれ変数
Ｂ１と対数値し。ｇＣｌを出力し、セレクタ３４．３５
を通して乗算器３１でＢ１×ＬｏｇＣ１ を実行すると共に、ポインタ２２をインクリメント（増
分）する。

（４）　乗算結果をＡＬＵ３２を介してＡＣＣ３２に格
納する。

（５）　　ＡＣＣ３３に格納されている乗算結果をデー
タバス５０を介して１／′０レジスタ４１へ転送する。

（６）　　Ｉ１０レジスタ４１内の変数０２をデータバ
ス５０を介してポインタ２４にセットする。

（７）　　ＲＡＭ２１とＲＯＭ２３からそれぞれ変数Ｂ
２と対数値し。ｇＣ２を出力し、セレクタ３４゜３５を
通して乗算器３１で Ｂ２×ＬｏｇＣ２ を実行すると共に、ポインタ２２をインクリメントする
。

（８）　乗算結果をＡＬＵ３２を介してＡＣＣ３３に格
納する。

（９）　　ＡＣＣ３Ｂに格納されている乗算結果をデー
タバス５０を介して丁／○レジスタ４１へ転送する。

以降、前記ステラフ責６）〜（９）を８回繰り返せば、
演算結果Ａ１．０が得られる。

（発明が解決しようとする課題） しかしながら、上記構成のＤＳＰでは、次のような課題
があった。

ポインタ２４から出力されたアドレスデータにより、Ｒ
ＯＭ２３に記憶されている被乗算データを乗算器３１ヘ
ランダムに読出そうとすると、数命令を必要とする。例
えば、（１）式の演算を行う場合、４１ステツプ数が必
要となる。これは、Ｌｏａ変換するのに、Ｉ１０レジス
タ４１のデータをデータバス５０を介してポインタ２４
に転送しているため、この間、演算が実行できないこと
による。従って、従来のＤＳＰでは、データ転送による
処理ネックのために、演算効率を向上させることが困難
であった。

本発明は前記従来技術が持っていた課題として、データ
転送による処理ネックにより、演算効率が低いという点
について解決したＤＳＰを提供するものである。

（課題を解決するための手段） 本発明は前記課題を解決するために、プログラムデータ
を格納するプログラムメモリ、前記プログラムデータを
順次読出すためのプログラムカウンタ等の続出し手段、
及び前記プログラムメモリから読出されたプログラムデ
ータに基づいて複数のマイクロ命令を出力するデコーダ
等の手段を有する制御部と、被演算データをそれぞれ記
憶する第１．第２の記憶手段を有する記憶部と、前記第
１、第２の記憶手段から出力されるデータの乗算を行う
乗算器、前記乗算器の出力側に接続されたＡＬＵ、及び
前記ＡＬＵの出力を一時保持しその出力を前記ＡＬＵに
入力するＡＣＣを有する演算部と、前記制御部、記憶部
及び演算部間のデータ転送を行うデータバスとを備えた
ＤＳＰにおいて、前記第１の記憶手段は、ＲＡＭ’″Ｃ
′構成し、前記第２の記憶手段は、ＲＯＭ及びＲＡＭを
有し、その一方のメモリのアドレス指定を他方のメモリ
で行う構成にしたものである。

（作用） 本発明によれば、以上のようにＤＳＰを＋１Ｎ成しなの
で、第２の記憶手段におけるＲＯＭ及びＲＡＭのうち、
他方のメモリに予めアドレスを書込んでおけば、この他
方のメモリは、制御部から出力されるマイクロ命令に従
って、アドレスデータを出力しＣデータバスを介さずに
直接、一方のメモリに対するアドレス指定を行い、その
一方のメモリ内のデータを出力させる。これにより、ラ
ンダムなアドレス指定に対する命令数の削減と、データ
バスを用いた並列命令の同時実行が可能となる。従って
、前記課題を解決できるのである。

（実施例） 第１図は本発明の第１の実施例を示すＤ　Ｓ　Ｐの概略
の構成ブロック図である。

このＤＳＰは、ＭＯ３集結回路またはＣＭＯ３（相補的
ＭＯ８＞集積回路で構成されており、ＤＳＰ全体を制御
する制御部６０、データ記憶用の記憶部７０、演算を行
う演算部８０、データの入出力を行う１１０部９０、及
びそれらの間のデータ転送を行うデータバス１００等を
備えている。

制御部６０は、アドレスデータを出力するプログラムカ
ウンタ６１を有し、そのプログラムカウンタ６１の出力
例１に、プログラムＲＯＭ６２、パイプラインレジスタ
６３、及びデコーダ６４が順に接続されている。プログ
ラムＲＯＭ６２は、プログラムデータを格納し、プログ
ラムカウンタ６１のアドレスデータにより、所定の制御
データを出力するメモリである。パイプラインレジスタ
６３は、プログラムＲＯ］ＶＩ６２から出力された制御
データを一時記憶し、例えば記憶部７０内のデータをラ
ンダムアクセスするためのアドレスデータ５６３ａをデ
ータバス１００へ出力すると共に、制御テ“−タ５６３
ｂをテ′コーダ６４へ出力する機能を有している。デコ
ーダ６４は、制御データ５６３ｂを解読して記憶部７０
、演算部８０、及び１１０部９０へ扛々のマイクロ命令
Ｓ　６　ｔｌを出力する回路である。

記憶部７０は、例えばアップ／ダウンカウンタで構成さ
れるポインタ７１，７２．７３と、セレクタ７４と、第
１の記憶手段であるＲＡＭ７５と、第２の記憶手段であ
るＲＡＭ７６及びＲＯＭ７７とを備え、データバス１０
０がポインタ７１を介してＲＡＭ７５に接続され、その
ＲＡＭ７５がデータバス１００に対して双方向に接続さ
れている。

データバス１００はポインタ７２を介してＲＡＭ７６に
接続され、そのＲＡＭ７６がデータバス１００に対して
双方向に接続されると共に、セレクタ７４を介してポイ
ンタ７３に接続されている。

ポインタ７３はＲＯＭ？７に接続され、そのＲＯＭ７７
がデータバス１００に接続されている。

ポインタ７１は、パイプラインレジスタ６３、演算部８
０まなはＩ１０部９０から出力されたアドレスデータ５
７１ａを一時記憶し、インクリメントまたはディクリメ
ント（減分）されたアドレスデータ５７１ｂをＲＡＭ７
５へ出力する回路である。ＲＡＭ７５は、アドレスデー
タ５７１ｂに従って、例えばデータバス１００上の演算
結果データＳ７５を記憶したり、記憶した演算結果デー
タＳ７５をテ′−タバス１００へ出力する機能を有して
いる。ポインタ７２は、パイプラインレジスタ６３、演
算部８０またはＩ１０部９０からデータバス１００へ出
力されたアドレスデータ５７２ａに従って、インクリメ
ントまたはディクリメントされたアドレスデータ５７２
ｂをＲＡＭ７６へ出力する回路て′ある。ＲＡＭ７６は
、ＲＯＭ　７７をランダムアクセスするためのデータバ
ス１００上のデータＳ７６を記憶し、アドレスデータ５
７２ｂに従って記憶データＳ７６をデータバス１００及
びセレクタ７４へ出力する機能を有している。セレクタ
７４は、マイクロ命令Ｓ６４に従って、データバス１０
０ＪｘのアドレスデータまたはＲＡＭ７６から出力され
たアドレスデータ３７６を選択的にポインタ７３へ出力
する回路である。ポインタ７３は、セレクタ７４から出
力されたアドレスデータに従って、インクリメントまた
はディクリメントされたアドレスデータ８７３をＲＯＭ
７７へ出力する回路である。ＲＯＭ７７は、乗算すべき
被演算データＳ７７を格納し、アドレスデータＳ７３に
従って記憶データＳ７７をデータバス１００、及び後述
するセレクタを介して乗算器へ出力する機能を有してい
る。

演ｑ８部８０は、セレクタ８１，８２．８３、乗算器８
４、ＡＬＵ８５、及びＡＣＣ８６を備え、ＲＡｉＶ１７
５の出力側及びデータバス１００に接続されたセレクタ
８１と、ＲＯＭ７７の出力側及び゛データバス１００に
接続されたセレクタ８２とが、乗算器８４に接続されて
いる。乗算器８／１の出力側とデータバス１００とがセ
レクタ８３を介してＡＬＵ８５の一方の入力側に接続さ
れ、そのＡ１．．１８５の出力（則がＡＣＣ８６を介し
てＡ　Ｌ　Ｕ　８５の他方の入力側及びデータバス１０
０に接続されている。

セレクタ８１は、マイクロ命令Ｓ６４に従って、ＲＡＭ
７５の出力データとデータバス１００上のデータを選択
的に乗算器８４へ出力する回路である。セレクタ８２は
、マイクロ命令Ｓ６４に従って、ＲＯＭ７７の出力デー
タとデータバス１００上のデータを選択的に乗算器８４
へ出力する回路である。乗算器８４は、セレクタ８１．
８２の出力データに対して乗算を行い、その乗算結果８
４をセレクタ８３に与える機１２Ｆを有している。セレ
クタ８３は、マイクロ命令Ｓ６４に従って、乗算器８４
の乗算結果Ｓ８４またはデータバス１００上のデータを
選択的にＡＬＵ８５へ出力する回路て゛ある。ＡＬＵ８
５は、セレクタ８３の出力データとＡＣＣ８６の出力デ
ータＳ８６に従って算術論理演算を実行する回路である
。ＡＣＣ８６は、ＡＬＵ８５の演算結果Ｓ８５を一時記
憶し、その記憶データＳ８６をデータバス１００及びＡ
　Ｌ　Ｕ８５に出力するレジスタて°ある。

入出力部９０は、データー時記憶用のＩ１０レジスタ９
１、及び図示しないＩ１０バッファ等により構成され、
Ｉ１０ポート１０１を通して外部からの入力データＳ９
０をデータバス１００へ出力したり、データバス１００
上のデータＳ９０をＩ１０ポート１０１へ出力する機能
を有している。

第３図は第１図中のセレクタの構成例を示す回路図であ
る。

第１図中のセレクタ７４．８１〜８３は、同一の回路で
構成されている。そのうち、例えばセレクタ７４は、複
数の単位回路７４−１〜７４−Ｎを有し、それらの各単
位回路７４−１〜７４−Ｎが複数のナントゲート（以下
、ＮＡＮＤゲートという）でそれぞれ構成されている。

第４図は第１図のタイムチャートであり、この図を参照
しつつ第１図の演算動作を説明する。

例えば、前記（１）式 ％式％ の演算を行う場合について説明する。なお、変数Ｂ・　
（ｉ＝１〜１０）はＲＡＭ７５に順番に格納Ｃ され、変数Ｃｊ　（ｉ−１〜１０）は予めＩ１０レジス
タ９１からＲＡＭ７６に順番に入力され、Ｌｏｇ変換用
のテーブルはＲＯＭ７７に格納され、また演算結果Ａ・
はＩ１０レジスタ９１に転送するものとする。

前記（１）式の演算は、デコーダ６４から出力される種
々のマイクロ命令３６４により、次のステップ■〜■に
従って順に実行されていく。

■　パイプラインレジスタ６３より、ＲＡＭ７６に格納
されている変数Ｃ・の最初のアドレス値をデータバス１
−００を通してポインタ７２にセットする。

■　パイプラインレジスタ６３より、Ｒ，ＡＭ７５に格
納されている変数Ｂ・の最初のアドレス値をデータバス
１００を通してポインタ７１にセットすると共に、ポイ
ンタ７２から出力されるアドレスデータ５７２ｂに従っ
て、ＲＡＭ７６からデータＳ７６を出力し、そのデータ
Ｓ７６をセレクタ７４を介してポインタ７３に入力する
。

■　ポインタ７１．７３から出力されるアドレスデータ
５７１ｂ、８７３に従ってＲＡＭ７５とＲＯ］ＶＩ７７
からそれぞれ変数Ｂ１と対数り。、Ｃ１を出力し、セレ
クタ８１．８２を通して乗算器８４で、 Ｂ　１　ｘＬｏｇＣ１ を実行すると共に、ポインタ７１．７２をインクリメン
トする。

■　乗算結果Ｓ８４をセレクタ８３及びＡＬＵ８５を介
してＡＣＣ８６に格納する。

■　ＡＣＣ８６に格納されている乗算結果Ｓ８６をデー
タバス１００を介してＩ１０レジスタ９１へ転送すると
共に、ポインタ７２から出力されるアドレスデータ５７
２ｂに従ってＲＡＭ７６からデータ８７６を出力し、そ
のデータＳ７６をセレクタ７４を介してポインタ７３に
入力する。

■　ポインタ７１．”７３から出力されるアドレスデー
タ５７１ｂ、３７３に従ってＲＡＭ７５とＲＯＭ７７か
らそれぞれ変数Ｂ２と対数り。ｇｃ２を出力し、セレク
タ８１．８２を通して乗算器８４で、 Ｂ２ｘＬｏｇＣ２ を実行すると共に、ポインタ７１．７２をインクリメン
トする。

■　乗算結果Ｓ８４をセレクタ８３及びＡ　Ｌ、　ｔＪ
８５を介してＡＣＣ８６に格納する。

■　ＡＣＣ８６に格納されている。乗算結果Ｓ８６をデ
ータバス１００を介してＩ１０レジスタ９１へ転送する
と共に、ポインタ７２がら出力されるアドレスデータ５
７２ｂに従ってＲＡＭ７６からデータＳ７６を出力し、
そのデータＳ７６をセレクタ７４を介してポインタ７３
に入力する。

以降、前記ステップ■〜■を８回繰り返せば、演算結果
ＡＩＯが得られる。

本実施例では、次のような利点を有している。

（ａ＞　　乗算すべきデータのアクセスをＲＡＭ７６を
用いて行うようにしたので、予めこのＲＡＭ　７６にア
ドレスを書込んでおくことにより、ＲＯＭ７７に対する
ランダムなアドレス指定を極めて少ないステップ数（命
令数）で行える。例えば、前記（１）式における１０回
の乗算（Ａｌｂ）を行う場合、従来のＤＳＰでは４１命
令が必要であったが、本実施例では３２命令で実行でき
、命令数が約２５％削減されたことになる。その」二、
ＲＡＭ７６の出力データＳ７６をセレクタ７４を通して
ポインタ７３に与えることにより、ｎ０Ｍ７７をアクセ
スしており、この間、データバス１００を占有していな
いため、データバス１００を使うような並列命令、例え
ばＡＣＣ８６の出力データ（Ｓ８６）をデータバス１０
０を介して■１０レジスタ９１へ転送するという命令を
同時に実行できる。従って、ディジタル信号処理の高速
化及び高効率化が計れる。

（ｂ）　　データバス１００−ヒのデータをセレクタ７
４を通してポインタ７３へ与えるようにすれば、データ
バス１００上の（”ＥＸの値により、ＲＯＴＶＩ７７を
アクセスすることが可能となる。

第５図は本発明の第２の実施例を示すＤＳＰの概略の構
成ブロック図であり、第１図中の要素と共通の要素には
同一の符号が付されている。

このＤＳＰでは、第１図の記憶部７０に代えて、セレク
タ７８を付方を比た記・瞳部７０Ａをデータバス１００
に接続している。セレクタ７８は、その入力側がＲＯＭ
７７及びＲＡＭ７６の出力側に接続され、その出力側が
セレクタ８２を介して乗算器８４に接続されている。こ
のセレクタ７８は、マイクロ命令Ｓ６４により、ＲＯＭ
７７の出力テ゛−夕Ｓ７７またはＲＡＭ７６の出力デー
タＳ７６を選択し、それをセレクタ８２を介して乗算器
８４に与える回路であり、例えば第３図のような回路で
構成されている。このようなセレクタ７８を設けると、
ＲＡＭ７６の出力データＳ７６を直接、乗算器８４へ入
力することができ、それによって演算効率の向上が計れ
る。

第６図は本発明の第３の実施例を示すＤＳＰの概略の構
成ブロック図であり、第５図中の要素と共通の要素には
同一の符号が付されている。

このＤＳＰでは、第５図の記憶部７０Ａに代えて、ＲＡ
Ｍ７６とＲＯＭ７７を置き換えた記憶部７０Ｂをデータ
バス１００に接続している。

この記憶部７０Ｂでは、Ｒ，０Ｍ７６のアドレス値とし
てＲＯＭ７７の出力値を使うことで、ＲＯＭ７７に格納
されている。固定的なデータにより、ＲＡＭ７６をアク
セスすることができ、それによって第１および第２の実
施例とほぼ同様の利点が得られる。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。

（イ）　第５図において、ＲＯＭ７７をＲＡＭに置き換
えれば、データの書き換えが可能となる。

但し、ＲＯＭに比べてＲＡＭは形成面積が大きいので、
記憶部７０Ａの占有面積が増大する。

（ロ）　演算部８０に、レジスタや乗算器等の他の回路
を付加してもよい。

（発明の効果） 以上詳細に説明したように、本発明によれば、第２の記
憶手段をＲＯＭ及びＲＡＭで構成し、−方のメモリのア
ドレス指定を他方のメモリで行う構成にしたので、他方
のメモリにアドレスを書込んでおけば、一方のメモリに
対するランダムなアドレス指定を、極めて少ない命令数
（例えは、１命令）て行え、その上、アドレス指定期間
はデータバスを占有しないなめ、データバスをｆ吏うよ
うな並列命令を同時に実行でき、それによってディジタ
ル信号処理の高速化及び高効率化が期待できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すＤ　Ｓ　Ｐの構成
ブロック図、第２図は従来のＤＳＰの構成ブロック図、
第３図は第１図中のセレクタの回路図、第４図は第１図
のタイムチャート、第５図及び第６図は本発明の第２．
第３の実施例を示すＤＳＰの構成ブロック図である。 ６０・・・・・・制御部、６１・・・・・・プログラム
カウンタ、６２・・・・・・プログラムＲＯＭ、６３・
・・・・・パイプラインレジスタ、６４・・・・・・デ
コーダ、７０．７０Ａ。 ７０Ｂ・・・・・・記憶部、７１，７２．７３・・・・
・・ポインタ、７４．７８・・・・・・セレクタ、７５
．７６・・曲ＲＡＭ、７７・・・・・・ＲＯＭ、８ｏ・
・・・・・演算部、８４・・・・・・乗算器、８５・・
・・・・ＡＬＵ、８６・・・・・・ＡＣＣ１９０・・・
・・・Ｉ１０部。

Claims (1)

1. 【特許請求の範囲】 プログラムデータを格納するプログラムメモリ、前記プ
   ログラムデータを順次読出すための読出し手段、及び前
   記プログラムメモリから読出されたプログラムデータに
   基づいて複数のマイクロ命令を出力する手段を有する制
   御部と、 被演算データをそれぞれ記憶する第１、第２の記憶手段
   を有する記憶部と、 前記第１、第２の記憶手段から出力されるデータの乗算
   を行う乗算器、前記乗算器の出力側に接続された算術論
   理ユニット、及び前記算術論理ユニットの出力を一時保
   持しその出力を前記算術論理ユニットに入力するアキュ
   ムレータを有する演算部と、 前記制御部、記憶部及び演算部間のデータ転送を行うデ
   ータバスとを備えたディジタルシグナルプロセッサにお
   いて、 前記第１の記憶手段は、随時読み書き可能なメモリで構
   成し、 前記第２の記憶手段は、読出し専用メモリ、及び随時読
   み書き可能なメモリを有し、その一方のメモリのアドレ
   ス指定を他方のメモリで行う構成にしたことを特徴とす
   るディジタルシグナルプロセッサ。