JPH0260026B2 - - Google Patents

Description

【発明の詳細な説明】

以下の順序で本発明を説明する。 Ａ 産業上の利用分野 Ｂ 開示の概要 Ｃ 従来の技術 Ｄ 発明が解決しようとする問題点 Ｅ 問題点を解決するための手段 Ｆ 実施例 ａ 分散処理システムの一般的説明（第１図） ｂ 分散処理システムの詳細構成（第２Ａ図及び
第２Ｂ図） ｃ ランダム・アクセス記憶４０、プログラム記
憶５４およびデータ記憶６０の内容（第３図） ｄ 分散処理システムの操作例（第４図及び第５
図） Ｇ 発明の効果 Ａ 産業上の利用分野 本発明はベクトル処理システムに係り、更に詳
細に説明すれば、複数の仮想ベクトル・レジスタ
を設けることにより、ユーザが複数のベクトル・
オペランドのレジスタ間処理を制御することがで
きるようにした、改良されたベクトル処理システ
ムに係る。 Ｂ 開示の概要 本発明は、主記憶装置および処理装置を有する
ベクトル処理システムにおいて、上記主記憶装置
と上記処理装置の間に接続された高速のバツフア
記憶装置を複数の仮想ベクトル・レジスタとして
使用し、該仮想ベクトル・レジスタの数および該
仮想ベクトル・レジスタに保持されるオペランド
要素の数を問題（ユーザ）プログラム中の命令に
よつて指定することにより、ユーザがレジスタ間
ベクトル処理操作をきめ細かく制御できるように
したものである。 Ｃ 従来の技術 ベクトル処理は周知のデータ処理形式であつ
て、アレイないしベクトル・オペランドを処理対
象とするものである。「アレイ」および「ベクト
ル」という用語は同意語であり、以下ではこれら
の用語を区別せずにそのまま使用することにす
る。「ベクトル・オペランド」とは、一組の順序
づけられた、または関連づけられたデータ項目な
いしベクトル要素である。「ベクトル処理」は、
一般にベクトル・オペランドの各要素に対して同
一操作を実行することを含んでいる。従来技術の
一つのベクトル処理法では、ベクトル・オペラン
ドを主記憶に記憶する。ユーザ命令を実行する
と、記憶域間操作が実行されて、一つ以上のベク
トル・オペランドが主記憶から処理装置に入力さ
れ、そしてその処理結果が主記憶に戻される。 処理装置の操作速度は一般に、主記憶との間の
データ転送速度よりもかなり速いので、主記憶と
処理装置の間に高速バツフア（キヤツシユ）を接
続することができる。かかるバツフアの操作は、
記憶域間操作の間ユーザに対して透明であるのが
普通である。すなわち、この操作は自動的に実行
されるので、ユーザはバツフアの使用態様を制御
することができない。かかる制御はマイクロプロ
グラムによつて行われるのが普通であり、所与の
システムにおける各種のベクトル処理操作のそれ
ぞれについて予め定められている。 IBM3838アレイ処理装置では、処理装置と主
記憶の間に「作業用記憶」と呼ばれるバツフアが
接続されていた。これは米国特許第4041461号お
よび第4149243号に記載されている。かかる作業
用記憶は並行して働く２つのセクシヨンを含んで
いるので、一方のセクシヨンがオペランドを処理
装置に入力しその処理結果を受け取るとき、他方
のセクシヨンは以前の処理結果を主記憶へ出力す
るとともに、現処理の終了時に処理すべき新しい
オペランドを主記憶から受け取ることができる。
記憶制御機構が、作業用記憶と主記憶の間のデー
タ転送を制御する。ユーザから見ると、すべての
操作は記憶域間操作であり、作業用記憶の操作は
ユーザにとつて透明である。 上記のアーキテクチヤは、信号解析や地震信号
の処理でみられるような、1500〜2000個の要素か
ら成る比較的長いベクトル・オペランドを処理す
ることに適していた。処理の際、長いベクトル・
オペランドの各々はより少数の要素、例えば256
個の要素を含む複数のセグメントに分解された。
或るオペランドの最終セグメントは、一セグメン
トを構成する要素の総数よりも少ない要素を含む
ことがあり、従つてかかるセグメントは「剰余」
として処理された。一セグメントを構成する要素
の数よりも少ない要素を含むベクトル・オペラン
ドについては、かかる短いオペランドは剰余とほ
ぼ同じやり方で処理された。各セグメントは、操
作の種類および含まれるベクトル・オペランドの
数に応じて、作業用記憶の固定領域ないし予定領
域に割り当てられた。 複数のベクトル・レジスタを使用することも、
当該技術分野では周知である。IBM2938アレイ
処理装置は、ＸバツフアおよびＹバツフアと呼ば
れる２つのベクトル・レジスタを含んでいた。各
バツフアは、比較的小さく、32個のベクトル要素
を収容した。すべてのベクトル操作は記憶域間処
理を経て実行され、その場合、一般に長いベクト
ル・オペランドは32個の要素から成るセグメント
に分解されて、そのセグメントの各々が記憶域間
処理の中間段階としてバツフアの一つに一時的に
記憶された。例えば、２つのベクトル・オペラン
ドが要素毎に加算されるとき、一つのベクトル・
オペランド・セグメントがＸバツフアに記憶さ
れ、もう一つのベクトル・オペランド・セグメン
トがＹバツフアに記憶された。次に、各バツフア
からの要素対が一つずつ加算されて結果要素を生
成し、それがＸバツフアに戻されてその元の要素
にオーバーレイする形で記憶され、そしてその結
果として得られたベクトル・オペランド・セグメ
ントが主記憶に転送されるようになつていた。か
かるベクトル・レジスタの使用は、ユーザにとつ
て完全に透明であつた。 米国特許第4128880号は、８個のベクトル・レ
ジスタと関連する機能装置を備えた汎用データ処
理システムを開示しており、後者の機能装置は当
該システムをアレイ処理に適合させるように構成
されている。ベクトル・レジスタの各々はそれぞ
れ64個までのベクトル要素を記憶することが可能
であり、ユーザはこれらのベクトル・レジスタを
汎用レジスタと幾分か似た方法で利用することが
できる。 Ｄ 発明が解決しようとする問題点 しかしながら、このような従来技術において
は、ベクトル・レジスタの数や長さは固定されて
いて、ユーザはこれを制御することができなかつ
た。また、ベクトル・レジスタは作業用記憶ない
しキヤツシユの形式で実現されていたので、ユー
ザはその操作の細部を制御することができなかつ
た。というのは、作業用記憶やキヤツシユの操作
は、ユージにとつて透明にされていたからであ
る。 従つて、本発明の一目的は、作業用記憶バツフ
アとベクトル・レジスタの利点を新規なやり方で
組合せた、ベクトル処理システムを提供すること
である。 本発明の他の目的は、ユーザがベクトル・オペ
ランドのレジスタ間処理を実行するのに利用でき
る。サイズの異なる可変数のベクトル・レジスタ
を備えた、ベクトル処理システムを提供すること
である。 本発明の他の目的は、記憶域間およびレジスタ
間形式のベクトル処理を実行するのに使用される
作業用記憶を備えた、ベクトル処理システムを提
供することである。 本発明の他の目的は、記憶域間ベクトル操作を
追加的にサポートするのに必要なマシン・レベル
のコードの量を最小限に抑えることができるよう
な、ユーザが制御可能なレジスタ間ベクトル操作
を提供することである。 本発明の他の目的は、ある操作の結果がその後
のベクトル操作に使用できるようにベクトル・レ
ジスタに記憶される、バツフア・レジスタ間ベク
トル操作をユーザが制御できるようにすることで
ある。 本発明の他の目的は、従来技術のベクトル・レ
ジスタで得られるよりも高度の融通性と多くの機
能をもたらす、ユーザが制御可能な複数の仮想ベ
クトル・レジスタを提供することである。 本発明の他の目的は、ユーザまたはプログラマ
が利用できる複数の仮想ベクトル・レジスタを備
えた、ベクトル処理システムを提供することであ
る。 Ｅ 問題点を解決するための手段 簡単に言えば、本発明の上記の諸目的のあるも
のは、主記憶とベクトル処理装置の間に作業用記
憶ないしバツフア記憶を設けることによつて達成
される。バツフア記憶は、ユーザの制御下で働く
１つまたは複数の仮想ベクトル・レジスタを含ん
でいる。レジスタ間ベクトル操作の場合、ユーザ
は処理すべきベクトル・オペランドの長さ、実行
すべき操作の種類、およびどのベクトル・レジス
タを使用するかを指定する。かかる指定に応じて
希望する操作を実行する際、ベクトル・レジスタ
中の各ベクトル・オペランドが処理装置に入力さ
れ、そしてその結果ベクトル・オペランドがその
後の操作に使用できるようにベクトル・レジスタ
に置かれる。 本発明の他の特徴によれば、ベクトル処理は、
処理装置のコード・レベルで定義されるプログラ
ムによつて制御される。その場合、所与の機能ま
たは操作について、レジスタ間処理と記憶域間処
理に同じプログラムが使用される。記憶域間処理
は、予定パラメータをプログラムにパスすること
によつて制御され、レジスタ間処理はユーザのプ
ログラム命令に応じて生成されるパラメータをパ
スすることによつて制御される。 Ｆ 実施例 ａ 分散処理システムの一般的説明（第１図） 以下図面を参照して本発明の実施例を説明す
る。第１図はホスト・システム（HS）１０とア
レイ処理システム（APS）１１を含む分散処理
システムを示す。ホスト・システム１０は、ホス
ト・プロセツサ１２、ホスト記憶１４、およびシ
ステム母線１７を介して相互接続された外部通信
用周辺装置１６を含んでいる。周辺装置１６は、
プリンタ、CRTデイスプレイ、通常の周辺イン
ターフエースなどの通常の装置を含んでいる。ホ
スト・システム１０は市販のIBM9001システム
であることが望ましい。 APS１１は、アレイ処理システムの操作を制
御するためのプロセス制御装置（PCU）１８を
含んでいる。さらにAPS１１は、アレイ操作を
実行するための高速の演算装置（AU）２０と、
アレイないしベクトル・オペランドを含む情報を
記憶するための記憶２２を含んでいる。PCU１
８は、２本の母線２６と２７によつてAU２０に
接続されている。記憶２２も母線２６に接続され
ている。さらにAPS１１は、その選択機構とし
て、測定インターフエース２４およびデータを分
析するのにアレイ操作が必要な種類のデータを生
成する測定装置２５を含んでいる。 上記システムの操作において、HS１０は分散
処理システム全体の制御を行う。しかし、アレイ
操作に関しては、アレイ操作を実行するための問
題（ユーザ）プログラムは、ホスト・プロセツサ
１２ではなくてPCU１８で実行される。HS１０
は操作を開始して問題プログラムをPCU１８に
ダウンロードするか、または問題プログラムを記
憶２２からPCU１８にロードするためのポイン
タをPCU１８にパスする。このように、アレイ
操作をAPS１１中で行うことによつて、HS１０
は、これと同時に他の機能、たとえば一般的なハ
ウスキーピング機能、測定装置２５の（データ収
集部分以外の）監視操作およびデータや結果を周
辺装置１６から出力する操作などを行うことがで
きる。すなわち、HS１０はアレイ操作には干渉
せず、しかもアレイ・オペランドの高速転送を低
下させたり、そのボトルネツクを作り出すことな
しに、制御、通信、入出力などの機能を並行して
行うことができるのである。上記の記述は、下記
でさらに詳しく説明する、本発明の環境を一般的
に示すためのものである。 ｂ 分散処理システムの詳細構成（第２Ａ図およ
び第２Ｂ図） 次に、第２Ａ図と第２Ｂ図を参照すると、
PCU１８は制御プロセツサ（CP）３０を含み、
該プロセツサは母線３２を介してアービタ３４、
制御およびステータス・レジスタ３６、プログラ
マブル読取り専用記憶（PROM）３８、および
ランダム・アクセス記憶（RAM）４０に接続さ
れている。PCU１８のこれらのハードウエア・
エレメントは、一般にHS１０の対応するエレメ
ントと同じであり、当該技術分野では周知である
ので、その詳細を省略する。この点については、
CP３０はモトローラ社製のMC68000プロセツサ
を使用することができることを指摘しておけば十
分であろう。母線３２は、選択的に働くスイツチ
（SW）４１，４２，４３を介してシステムの他
の母線に接続されている。これらのスイツチは、
母線３２を他の母線およびエレメントから電気的
に絶縁したり、またはこれらを電気的に接続する
働きをする。ここで述べる各種の母線は、データ
線とアドレス線のみならず、各種の制御線をも含
み、またスイツチ機能は制御線に影響を与えずに
アドレス線とデータ線について行われることを了
解すべきである。スイツチ４１は、母線３２を上
記の母線２６に接続する。母線３２はPCU１８
の内部母線とみなされ、母線２６は外部母線であ
る。母線２６と３２は一緒になつてその組合せの
セグメントを形成している。すなわち、母線２６
と３２は、それぞれこの２つのセグメントの組合
せによつて形成されるより大きな母線のセグメン
トである。 さらにPCU１８は、母線４５に接続された高
速の共用記憶４４を含んでおり、また母線４５は
スイツチ４６，４７に接続されている。スイツチ
４６，４７は、HS１０またはPCU１８からの信
号によつて作動し、HS１０、PCU１８または
AU２０がデータ、オペランド、命令などを共用
記憶４４に書き込みまたはそこから読み取れるよ
うにする。 AU２０は、演算プロセツサ（AP）５０とデ
ータ転送コントローラ（DTC）５２の二つの主
要エレメントを含んでいる。AP５０は、プログ
ラム記憶５４に記憶されているプログラムを実行
する処理装置であり、プログラム記憶５４はプロ
グラム母線５５によつてAP５０とスイツチ４３
に接続されている。PCU１８は、RAM４０から
のプログラムをスイツチ４３と母線５５を経てプ
ログラム記憶５４にロードして、AP５０の操作
に備える。データ母線６４はAP５０に接続され
ており、アレイ操作を行う際に使用される各種の
オペランドとデータを提供する。データ母線６４
は、オペランドと命令の並行取出しが可能なよう
に、プログラム母線５５から分離している。デー
タ記憶６０と係数記憶６３は、一対のピンポン式
バツフア記憶６１，６２に入る母線６４に接続さ
れている。データ記憶６０は、中間結果、テーブ
ル、制御ブロツクなどを記憶するのに用いられ、
係数記憶６３はアレイ操作に使用される各種の係
数を記憶する。バツフア記憶６１，６２はそれぞ
れスイツチ６６，６７によつてデータ母線６４に
接続され、またそれぞれスイツチ７０，７１によ
つて母線２６に接続されている。スイツチ６６，
６７，７０，７１はDTC５２とAP５０の制御下
で選択的に作動されて、バツフア記憶６１，６２
の一方がAP５０と一緒に働き、他方がDTC５０
の制御下で働くようにする。記憶２２は、第１図
よりも第２図により詳しく示してあり、RAM７
４およびハード・デイスク・コントローラ７６を
介して母線２６に接続されたバード・デイスク７
５を含んでいる。APS１１は、各種エレメント
がそのアドレスに応じて選択されるような記憶写
像システムである。この目的のために、PCU１
８とAU２０の内部にアドレス・デコーダ７８，
７９′，７９が設けられている。 以上に説明したシステムの操作において、アレ
イないしベクトル・オペランドが記憶２２に記憶
される。かかるオペランドは、測定装置２５、
HS１０または以前の操作から引き出されたデー
タから取ることができる。HS１０は、アレイ操
作を開始するために、問題プログラムをPCU１
８にダウンロードするか、または問題プログラム
が記憶２２のどこに位置するかを示すポインタを
RAM４０にパスする。アレイ操作が一度開始さ
れると、HS１０は、測定装置２５を監視したり、
データをCRTまたはプリンタに出力したり、あ
るいは通信回線を介して他のシステムにデータを
出力するなどの他の操作を自由に行うことができ
る。 「仮想」とは、ここではベクトル・レジスタが
事実上存在するけれども、実際には存在しないこ
とを意味する。というのは、これらのベクトル・
レジスタはバツフア記憶６１，６２中に形成され
るものの、該バツフア記憶６１，６２は通常の場
合は非ベクトル・レジスタ操作用のキヤツシユと
して働らくからである。このシステムをアレイ処
理に使用するには、ユーザは、関連するアレイ操
作を指定する一連の呼出しステートメントないし
呼出し命令を含むプログラムを書かねばならな
い。一般に、これらの操作は、記憶域間（SS）
操作、レジスタ間（RR）操作、記憶域−レジス
タ間（SR）操作、レジスタ−記憶域間（RS）操
作の４種類に分けられる。SS操作は、例えば上
記のIBM3838アレイ処理装置で行われるアレイ
操作と同様のものにすることができる。すなわ
ち、IBM3838アレイ処理装置では、主記憶に記
憶されている１つ以上のベクトル・オペランドを
作業用記憶に逐次に入力し、処理装置によつて結
果を生成し、次にその結果を作業用記憶を通して
転送し、最後に主記憶に記憶するようにしてい
る。RR操作は、これと同じ処理を含んでいる
が、入力ベクトルの供給源はベクトル・レジスタ
であり、そしてその出力ないし結果は下記にもつ
と詳しく説明するやり方でベクトル・レジスタに
置かれる。SR操作は、ベクトル・オペランドを
主記憶からベクトル・レジスタに入力できるよう
にするものであり、RS操作は、ベクトル・オペ
ランドをベクトル・レジスタから主記憶に出力で
きるようにするものである。作業用記憶の使用
は、SS操作の間はユーザにとつて透明であるが、
他の操作ではユーザがこれを制御する。 各種のベクトル操作は、問題プログラムに含ま
れる一組のマクロ命令または定義によつて規定さ
れる。マクロ命令の例として、一つのベクトル・
オペランドの各要素を他のベクトル・オペランド
の対応する要素に加算して和を生成し、それが結
果ベクトル・オペランドの対応する要素となるよ
うな、ベクトル操作を考えてみる。かかる操作
は、要素毎の加算と呼ばれている。SS操作およ
びRR操作用の関連するマクロ命令は、次のよう
なものである。 簡略命令コード パラメータ VADD ｎ，V₁，V₂，V₃ VADDR ｎ，V₁，V₂，V₃ ただし、ｎはベクトル・オペランド中の要素数
であり、Vxは各ベクトル・オペランドのベクト
ル識別子である。かかる識別子は、SS操作では
オペランドの最初の要素が記憶されている主記憶
中の記号アドレスを含み、RR操作ではベクト
ル・オペランドを記憶するためのベクトル・レジ
スタの識別子を含んでいる。この識別子は、また
基本アレイからベクトル・オペランドを生成する
ためのスキツプまたは増分値を含むことができ
る。 ｃ ランダム・アクセス記憶４０、プログラム記
憶５４およびデータ記憶６０の内容（第３図） 次に第３図を参照すると、問題プログラム１０
０はPCU１８中のRAM４０に記憶されており、
これは行うべきアレイ操作を指定する各種の呼出
しステートメントまたは呼出しマクロを含んでい
る。各呼出しステートメントと関連する簡略命令
コードは、マクロ機能実行プログラム１０２への
入口点の名前を表わし、このプログラムもRAM
４０に記憶されている。このプログラム１０２
は、コンパイル時に問題プログラムにリンクされ
る。問題プログラム１００における呼出しに応じ
て、マクロ機能実行プログラム１０２は、アレイ
操作の実行をサポートするために適当な制御ブロ
ツク・パラメータを書式化し、実行をサポートす
るために係数テーブルとAUルーチンを更新し、
入力オペランドと制御ブロツク情報をAU２０へ
転送する。このようにして、アレイ操作の実行が
開始され、これに応じて生成された結果の記憶が
行われることになる。マクロ機能実行プログラム
１０２は、タスク制御ブロツク（TCB）シエル
１０４をAUルーチン１０６を含んでいる。また
RAM４０は、DTCパラメータ・バツフア１１０
を含んでおり、マクロ機能実行プログラム１０２
はAU２０との間の情報転送を制御する際にDTC
５２が使用する情報をこのバツフアに入れる。
RAM４０のスカラ入出力バツフア１１２は、ア
レイ操作で使用されるスカラ情報を記憶する。行
うべき各アレイ操作ごとに、マクロ機能実行プロ
グラム１０２は、特定のルーチンおよび情報を含
んでいる。これらのルーチンおよび情報は、特定
のアレイ操作を実行するために、問題プログラム
中のマクロ命令に関連するユーザ・パラメータに
応じて発生されるものである。 特定の機能を実行するために必要な特定のAU
ルーチン１０６′は、プログラム記憶５４にロー
ドされる。そのロード開始アドレスは、データ記
憶６０中に設けられたAUルーチン・デイレクト
リ１１６に記憶されている。AU実行プログラム
１１４は当初はプログラム記憶５４に記憶されて
おり、AP５０の操作を制御する。AU実行プロ
グラム１１４がロードされると、AP５０はルー
プないし遊休状態に置かれる。問題プログラム１
００中のマクロ命令に応じて、特定のTCBがデ
ータ記憶６０中のTCBストリング・バツフア１
０５にロードされる。このようにTCBがロード
されると、AP５０はリセツト状態に強制される。
リセツト状態が解除されると、AU実行プログラ
ム１１４が処理の制御権をとつて、TCBによつ
て定義された特定のアレイ操作の実行を開始す
る。TCBの実行をサポートするために必要な、
APS２０の外部におけるすべての入出力活動は、
マクロ機能実行プログラム１０２によつて管理さ
れる。 データ記憶６０は、TCBストリング・バツフ
ア１０５とAUルーチン・デイレクトリ１１６を
含む実行パラメータ領域１２０を備えている。こ
の領域１２０は、AU実行プログラム１１４と
AUルーチン１０６′が使用するように厳格に予
約された領域である。さらに実行パラメータ領域
１２０は、共通に使用される係数のユーテイリテ
イ・ソースとしての実行定数１２４、係数テーブ
ルに対するポインタのデイレクトリ１２８、およ
び処理状態、実行コード・ポインタ、演算ルーチ
ンのユーザ・パラメータを定義するステータス・
ワード１２６を記憶している。 ｄ 分散処理システムの操作例（第４図および第
５図） 第４図および第５図は、要素毎の加算を実行す
るための例示的なマクロ命令と関連する、例示的
なSS操作およびRR操作の情報の流れを示す概略
図である。矢印を付した各流れ線は、その線に関
連する円内の数字で識別される。各ステツプない
し流れ線は、図面番号とそれに続くステツプ番号
によつて特定することができる。例えば、ステツ
プ４−６は第４図のRAM４０からDS６０に向く
流れ線を指す。図示した例では、800個の要素を
有する２つのベクトル・オペランドＶ１，Ｖ２が
要素毎に加算されて、800個の要素を有するベク
トル・オペランドＶ３を生成する。SS操作の場
合、マクロ命令は次のように定義される。 VADD 800，Ａ１，Ａ２，Ａ３ ただし、Ａ１−Ａ３は、各ベクトル・オペラン
ドの最初の要素が記憶されるRAM７４中の開始
アドレスを表わす。 準備ステツプとして、RAM７４の開始アドレ
スＡ１，Ａ２にベクトル・オペランドＶ１，Ｖ２
を記憶することが必要である。ステツプ４−１に
おいて、CP３０が問題プログラム１００中の上
記マクロ命令にぶつかると、RAM４０中のマク
ロ機能実行プログラム１０２のうちその特定のマ
クロ命令に対応する点に入つて、このアレイ操作
に関連する各種ステツプを開始する。最初のステ
ツプの１つは、バツフア記憶６１と６２のどちら
がベクトルを受け取るかをマクロ機能実行プログ
ラム１０２によつて判断することである。それが
判断されると、次の判断はかかるバツフアが使用
可能かどうか、または現在操作に使用できるよう
になる前にそれをアンロードしなければならない
かどうかを決定することである。例に挙げた特定
の状況で、BS６１が選ばれるものと仮定すると、
かかるバツフア記憶が使用可能になる場合、ステ
ツプ４−２は必要な情報をRAM４０中のDTCパ
ラメータ・バツフア１１０（第３図）からDTC
５２に転送する。ステツプ４−３では、RAM７
４中の開始アドレスＡ１から始まるベクトルＶ１
の800個の要素が、BS６１の開始アドレス０から
始まる複数の位置にすべて転送される。ステツプ
４−４では、RAM７４中のアドレスＡ２から始
まるベクトルＶ２の800個の要素が、BS６１のア
ドレス１０２４から始まる複数の位置にすべて転
送される。この特定のマクロ命令については、
BS６１はそのアドレス０，１０２４，２０４８
でそれぞれ始まる３つの領域に分割されているの
で、各領域は最大1024個の要素から成るベクト
ル・オペランドをそれぞれ受け取ることができ
る。これらの開始アドレスは予め割り当てられて
おり、この特定マクロについては変わらない。 このようにベクトル・オペランドＶ１およびＶ
２がBS６１に記憶され、そしてAP５０が使用可
能になると、ステツプ４−５は関連するAUルー
チンをPS５４に転送し、またステツプ４−６は
TCBシエル１０４をDS６０のTCBストリング・
バツフア１０５に転送する。このTCBシエル１
０４は、当該操作中に増分値が使用されないもの
と仮定すれば、以下の第１表に示した値を含んで
いる。ステツプ４−７は、BS６１に記憶されて
いるベクトル・オペランドＶ１とＶ２のそれぞれ
からの２つの対応する要素を、AP５０に入力し、
そこでこれらの要素が加算されて結果要素を与え
る。次のステツプ４−８では、この結果要素をベ
クトル・オペランドＶ３の一要素としてBS６１
に転送する。ステツプ４−７と４−８は、ベクト
ル・オペランドＶ１およびＶ２の全ての要素が処
理されるまで、パイプライン式に800回行われる。
それが完了すると、AP５０はこの操作による使
用から解放され、次にDTC５２はステツプ４−
９を利用して結果ベクトルＶ３を転送し、それを
RAM７４のアドレスＡ３から始まるベクトル・
オペランドＶ３の領域に記憶し、かくてこの操作
が完了する。 第１表 TCB（VADD）フイールド １ Ｌ＝TCBの長さ。 ２ ID＝OPコード。 ３ 第１ベクトル・オペランドの第一要素に対す
るバツフア記憶内でのＯ−オフセツト・アドレ
ス。 ４ 第２ベクトル・オペランドの第一要素に対す
るバツフア記憶内での１０２４−オフセツト・
アドレス。 ５ 結果ベクトル・オペランドの第一要素に対す
るバツフア記憶内での２０４８−オフセツト・
アドレス。 次に、第５図を参照してRR形式の加算操作の
例を説明する。マクロ命令VADDRの実行に先立
つ予備ステツプとして、ベクトル・オペランドＶ
１とＶ２がBS６１中の仮想ベクトル・レジスタ
Ｒ１とＲ２にロードされる。選んだ特定の例は、
Ｒ１とＲ２が等化（equate）ステートメントに
よつてそれぞれBS６１のアドレス800および０か
ら始まるように定義されているものである。かか
るアドレスは、ベクトル・オペランドが互いに連
続しており、そして先に第４図に関して説明した
ものとは逆の順であることを規定する。この点に
関して、BS６１と６２のどちらが使用され、そ
してかかるバツフアのどこにレジスタまたはベク
トル・レジスタが存在するかということを、ユー
ザが完全に支配できることに注意すべきである。
ステツプ５−１において、CP３０はマクロ命令
にぶつかつてステツプ５−２を開始する。ステツ
プ５−２では、適当なAUルーチンがPS５４中に
ない場合、このルーチンをPS５４中に置く。ス
テツプ５−３では、RAM４０中のTCBシエル１
０４をDS６０中のTCBストリング・バツフア１
０５に転送し、そこでシエル・フイールドが第２
表に示した値で位置決めされる。次に支配権が
AP５０に転送され、かくてステツプ５−４では、
ベクトル・オペランドＶ１とＶ２からの各オペラ
ンド要素がAP５０に転送される。次のステツプ
５−５では、AP５０はこれらの要素を処理して
ベクトル・オペランドＶ３の要素を生成し、それ
が仮想ベクトル・レジスタＲ３に記憶される。
800個の要素がすべて処理されると、操作は完了
する。 第２表 TCB（VADDR）フイールド １ Ｌ＝TCBの長さ。 ２ ID＝OPコード。 ３ バツフア記憶におけるベクトル・レジスタＲ
１の８００−オフセツト・アドレス。 ４ ベクトル・レジスタＲ２のＯ−オフセツト・
アドレス。 ５ ベクトル・レジスタＲ３の１６００−オフセ
ツト・アドレス。 SS操作とRR操作に使用されるAUルーチンは
同一である。この２種の操作の違いは、SS操作
用のTCBシエル１０４が、通常はベクトル・オ
ペランドの各要素がバツフア記憶のどこに入れら
れるかを示す予定された開始アドレスを含んでい
ることである。これらの開始アドレスは、特定の
マクロ命令の各々については変わらない。それと
は対照的に、第２表のフイールド３−５にそれぞ
れ生じるアドレスは、RR操作については種々の
ベクトル・レジスタの開始アドレスでそれぞれ重
ね書きされるのである。これらの開始アドレスは
ユーザによつて予め定められており、従つてユー
ザはバツフア記憶の使用を完全に制御することが
できる。RR操作とSS操作の違いを対照的に説明
すると、両者の主な違いは、RRマクロ命令中の
オペランド参照は、AU２０の外部にある記憶位
置について行われるのではなく、AU２０の内部
にある記憶位置について行われるのであり、従つ
てRRマクロ命令の実行中にDTC５２による入出
力転送活動は一切起こらないという点にある。さ
らに、RRマクロ命令中のTCBは互いにストリン
グ化されて単一の大きなマルチ・ステートメント
TCBを形成し、これによりスーパ・マクロ命令
の一部としてAU２０におけるマクロ免令の実行
を開始することができるが、SSマクロ命令は常
に個別に実行されるにすぎない。さらに、AU２
０によるバツフア記憶の直接的な選択は、RRマ
クロ命令によつて定義されるが、SSマクロ命令
についてはマクロ機能実行プログラム１０２が選
択を行う。RRマクロ命令を使用するという一つ
の大きな利点は、通常マシンと共に提供される基
本のマクロ命令セツトでは提供されない追加機能
を生成するための大きな融通性がユーザに与えら
れることである。このため、ユーザはユーザ自身
が定義した機能を実施するためのスーパ・マクロ
命令のセツトを構成することができる。また以前
のアレイ処理からの出力を、追加処理のための入
力として使用することもできる。例えば、上記の
要素毎の加算に関連して説明すれば、ベクトルＶ
３が一度生成されると、それをその後のマクロ命
令またはアレイ操作に使用できる。 RR操作の使用の融通性とユーザが追加機能を
定義できる能力についてさらに説明すると、次の
例は５個の要素から成る基準フイールドを1024個
の要素から成るデータ・フイールドと相関させる
ようにして、大フイールドの相関を小フイールド
ごとに求めるようにしたものである。この分析の
数式は、下記に示すとおりである。 Z_j＝₄ 〓ⁱ⁼⁰ X_i+jE_i （式１） Z_jは結果ベクトル・オペランドＺのｊ番目の要
素を表わし、ｊは０から1019まで変化する。 Ｘは大データ・フイールドの要素である。 Ｅは基準フイールドの要素である。 一般に、Ｚベクトル・オペランドの各要素は、
そのデータ・フイールドの連続する５個の要素に
基準フイールドの５個の要素を掛け、次にこれら
の５個の積を加えることによつて形成される。相
関分析を実施する一般的なやり方は、ユーザが
RAM４０のスーパ・マクロ・ライブラリ１１３
に記憶されるスーパ・マクロ命令を生成するとい
うものである。スーパ・マクロ命令は、ユーザ・
プログラム１００に置かれたラベルで呼び出され
る。説明中の例では、相関分析に関して使用され
るラベルがCORRであると仮定する。マクロ命令
生成プロセスの一部として、ユーザは使用される
仮想ベクトル・レジスタを定義しなければならな
い。なぜなら、ユーザは全面的な制御権、すなわ
ちバツフア記憶６１と６２のどちらがこれらの仮
想ベクトル・レジスタを含むことになり、所与の
バツフア記憶のどこにこれらの仮想ベクトル・レ
ジスタが配置され、そしてその各サイズがどのよ
うなものであるかを制御することができるからで
ある。次の第３表は、バツフア記憶６１のシステ
ム・アドレスに対応するシステム16進アドレスを
用いた４つの等化（EQ）ステートメントによつ
てこれらのレジスタを定義したものである。 第３表 レジスタの定義ステートメント番号 レジスタ 16進アドレス (1) R0 EQ F90000 (2) R1 EQ F90004 (3) R2 EQ F90404 (4) R3 EQ F90804 以上のことから、レジスタR0は５個の基準要
素を収容し、レジスタR1は1024個のデータ要素
を収容し、レジスタR2はサイズが1024であるが
1020個の結果要素を収容し、レジスタR3は５個
の要素から成る中間ベクトル・オペランドを収容
することになる。 ラベル・シールRRで識別されるスーパ・マク
ロ命令中で使用される各種のマクロ定義は、次の
第４表に示されている。 第４表 ラベル：CORR マクロ命 令番号 簡略命令コ ード パラメータ １ AULD (5、R0、REF) ２ AULO (1024、R1、DATA) ３ VMULR (5、R0、R1、R3) ４ SSUMR (5、R3、R2) ５ BRCHR （1020、２、２、２、 １、１、２、１） ６ AUST (1020、R2、RESULT) このスーパ・マクロ命令CORRを呼び出すため
の準備として、５個の基準値がRAM７４の記号
アドレスREFから始まる複数の記憶位置に記憶
され、1024個のデータ要素がRAM７４の記号ア
ドレスDATAから始まる複数の記憶位置に記憶
される。マクロ命令＃１はSR形式のロード命令
であり、RAM７４のアドレスREFから始まる５
個の基準要素を仮想ベクトル・レジスタR0に記
憶する。これによつて、これらの基準値がバツフ
ア記憶６１にロードされるはずである。マクロ命
令＃１に初めてぶつかると、マクロ機能実行プロ
グラム１０２は、BS６１のアンロードの如き以
前の操作を完了し、次にバツフア記憶を使用する
制御権をユーザ・プログラム１００に渡す。マク
ロ命令＃２は1024個の要素をRAM７４のアドレ
スDATAからベクトル・レジスタＲ１にロード
するための同様の命令である。マクロ命令＃３
は、ベクトル・レジスタＲ０，Ｒ１からの５個の
要素をそれぞれ掛け合せ、それらの５個の積をベ
クトル・レジスタＲ３に記憶すべきことを指示す
る、ベクトル要素間乗算命令である。マクロ命令
＃４は、ベクトル・レジスタＲ３に記憶されてい
る５個の要素を互いに加算してこの５個の要素に
対する単一のスカラ値を形成し、それをレジスタ
Ｒ２の一つの位置に記憶する、ベクトル加算プロ
セスである。これらのマクロ定義を通つた最初の
パスで、上記の式１に従つたベクトルＺの最初の
要素が形成される。マクロ命令＃５は、結果ベク
トルＺの計算を完了するためにマクロ命令３，
４，５を通るループをさらに1019回行わせるため
の制御用マクロ命令である。マクロ命令＃５は、
分岐マクロ命令であり、その各パラメータは次の
値をもつ。 １ 1019 ループ・カウント−ループをさらに
1019回通過する。 ２ ２ ２つのTCBを（マクロ命令＃３に関連
する１つのものに）ブランチ・バツクす
る。 ３ ２ TCBを２回バツク修正する。 ４ ２ 第２オペランド（Ｒ１）のポインタを増
分する。 ５ １ 増分値。 ６ １ TCBを１回バツク修正する。 ７ ２ 第２オペランド（Ｒ２）のポインタを増
分する。 ８ １ 増分値。 前述のように、連続する一連のマクロ命令につ
いては、関連するTCBが互いにストリング化さ
れ、TCBストリング・バツフア１０５内に置か
れる。上記のマクロ命令＃５の説明で、これらの
マクロ・パラメータにおけるTCBへの参照は、
スーパ・マクロ命令の実行中にこれらのストリン
グにおけるTCB間で分岐し且つこれらのストリ
ングまたはTCBを動的に修正できることを示す
ものである。 この例について注意すべき点は、マクロ命令
＃３の実行から得られてベクトル・レジスタＲ３
に入れられたベクトルが中間ベクトルレジスタな
いし一時ベクトル・レジスタであり、その内容は
AU２０の外部に記憶されず、またそこから出力
されないことである。かかる中間レジスタの古い
内容は、ループ通過中にマクロ命令＃３が実行さ
れる度にオーバレイされる。さらに、ベクトル・
レジスタ内でスーパ・マクロ命令の計算を行うこ
とにより、DTC５２がAU２０と記憶２２の間で
データを転送するという意味での入出力活動は伴
わない。すなわち、これらの操作はバツフア記憶
中の各種ベクトル・レジスタについて作用する
AP５０に対してローカルに且つ高速で行われる。
この種の分析は、SS操作のみを使用すると大量
の入出力活動を伴うために、極めて遅くなるはず
である。 上記の例で本発明の融通性と利点を示したが、
次にもういくつかの例について説明する。第３表
にあるような等化ステートメントを使用すること
によつて、ベクトル・オペランドの最初の要素が
どこにあるか、またはどこに記憶されるかを示す
開始アドレスが定義され、ベクトル操作の要素数
によつて関連するベクトル・オペランドの長さが
定義され、従つて関連するベクトル・レジスタの
長さが定義される。また、要素数の指定によつて
操作の数が定義される。かくて、ユーザは別々の
離散的ベクトル・オペランドを処理しうるだけで
なく、それらをオーバラツプさせることもできる
ようになる。例えば、２つのベクトル・レジスタ
が互いにｎ個の要素だけ離れたアドレスから開始
するように定義され、そしてこれらのベクトル・
オペランドの長さがｎよりも大きいと指定されて
いるものと仮定する。そうすると、ベクトル・レ
ジスタのオーバラツプが実現されるので、信号処
理や離散的フーリエ変換のたたみ込みや、あるい
は行と列の両方にアクセスするマトリツクスたた
み込みの如きある種のベクトル解析技術で有用で
ある。ベクトル・オペランドはサブベクトルに分
解したり、再配列することができる。 Ｇ 発明の効果 上記のように、このシステムは個々のバツフア
記憶６１と６２が連続したアドレスをもつ、記憶
写像システムである。このため、ユーザは下側ア
ドレスのバツフア記憶に始まり且つもう一方のバ
ツフア記憶に延在する、仮想ベクトル・レジスタ
を定義することができる。例えば、各バツフア記
憶は4K個の要素を相当する記憶容量をもつ。ユ
ーザは最大8K個の要素を有する単一のベクト
ル・オペランドをセグメント化せずに処理するこ
とができる。ユーザは両方のバツフア記憶中で複
数の仮想ベクトル・レジスタを定義することもで
きる。 当業者には自明の、本発明のもう一つの利点
は、バツフア記憶６１と６２に仮想ベクトル・レ
ジスタを設け、それらのバツフア記憶を使用する
制御権をユーザに与えているために、ユーザは記
憶２２に記憶されているずつと長いベクトル・オ
ペランドを、複数のセグメントに分解し、次に各
セグメントについて、レジスタ間形式の操作を実
施することによつてこれを処理できるということ
である。これによつて、ユーザが利用できる能力
と融通性が広がる。

【図面の簡単な説明】

第１図は、本発明を具体化した分散処理システ
ムの概略ブロツク図、第２図は、第２Ａ図と第２
Ｂ図の結合様式を示す図、第２Ａ図および第２Ｂ
図は、第１図に示した分散処理システムの詳細ブ
ロツク図、第３図ないし第５図は、本発明を具体
化したシステムの各種の操作を示す概略図であ
る。 ３０……制御プロセツサ（CP）、４０……ラン
ダム・アクセス記憶（RAM）、５０……演算プ
ロセツサ（AP）、５４……プログラム記憶
（PS）、６０……データ記憶（DS）、６１，６２
……バツフア記憶（BS）。

Claims (1)

1. 【特許請求の範囲】 １ 下記の手段(a)ないし(c)を備えて成る、主記憶
   装置及び処理装置を有するベクトル処理システ
   ム。 (a) レジスタ間ベクトル処理操作を規定する少く
   とも１つの命令を含むユーザ・プログラムを記
   憶するための手段。前記命令は、第１ベクト
   ル・オペランドの長さと該第１ベクトル・オペ
   ランドを保持するソース仮想ベクトル・レジス
   タと、前記ベクトル処理操作によつて得られる
   第２ベクトル・オペランドを受取るための行先
   仮想ベクトル・レジスタをそれぞれ指定する。 (b) 前記ソース仮想ベクトル・レジスタ及び前記
   行先仮想ベクトル・レジスタを含む、長さが異
   なる可変数の仮想ベクトル・レジスタを与える
   ように、前記主記憶装置と前記処理装置の間に
   接続された仮想ベクトル・レジスタ手段。仮想
   ベクトル・レジスタの前記数は前記命令で指定
   された仮想ベクトル・レジスタの数によつて決
   定され、各仮想ベクトル・レジスタの長さは前
   記命令で指定された関連するベクトル・オペラ
   ンドの長さによつて決定される。 (c) 前記命令に応答して前記第１ベクトル・オペ
   ランドを前記ソース仮想ベクトル・レジスタか
   ら前記処理装置へ入力して前記第２ベクトル・
   オペランドを生成せしめるとともに、該第２ベ
   クトル・オペランドを前記処理装置から前記行
   先仮想ベクトル・レジスタへ入力するように動
   作する制御手段。