JPH0260213A - 増幅回路 - Google Patents
増幅回路Info
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- JPH0260213A JPH0260213A JP21096588A JP21096588A JPH0260213A JP H0260213 A JPH0260213 A JP H0260213A JP 21096588 A JP21096588 A JP 21096588A JP 21096588 A JP21096588 A JP 21096588A JP H0260213 A JPH0260213 A JP H0260213A
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- Japan
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- circuit
- gate
- transistor
- voltage
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- 230000003321 amplification Effects 0.000 abstract description 5
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 5
- 238000005457 optimization Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000012876 topography Methods 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は増幅回路に関し、特にソース接地形の集積化増
幅回路に関する。
幅回路に関する。
従来の増幅回路は第２図に示すように、ＰＭＯＳトラン
ジスタ１及びＮＭＯＳトランジスタ２の組からなるソー
ス接地回路と、ＮＭＯＳトランジスタ２を電流源として
動作させるためにゲートに一定の直流バイアスを供給す
るバイアス回路（ＰＭＯ５トランジスタ９及びＮＭＯＳ
トランジスタ１０の組からなる）とを有する。
ジスタ１及びＮＭＯＳトランジスタ２の組からなるソー
ス接地回路と、ＮＭＯＳトランジスタ２を電流源として
動作させるためにゲートに一定の直流バイアスを供給す
るバイアス回路（ＰＭＯ５トランジスタ９及びＮＭＯＳ
トランジスタ１０の組からなる）とを有する。
ＭＯＳトランジスタの相互コンダクタンス及びソース・
ドレインコンダクタンスをそれぞれｇｌ及びｇｄｓで表
わすと、本回路の電圧増幅率ＡＵはＡｔ１＝Ｖｏｕｔ／
Ｖｔ＋＋ ｇ ｍｘ （１）ｇ ｄｓ
ｘ ＋ ｇ ｄｓｚ となり、通常１００倍程度の増幅率が得られる。
ドレインコンダクタンスをそれぞれｇｌ及びｇｄｓで表
わすと、本回路の電圧増幅率ＡＵはＡｔ１＝Ｖｏｕｔ／
Ｖｔ＋＋ ｇ ｍｘ （１）ｇ ｄｓ
ｘ ＋ ｇ ｄｓｚ となり、通常１００倍程度の増幅率が得られる。
一方、アナログ集積回路においては、本回路のような増
幅回路が基本回路として用いられることが多く、この場
合、電源雑音が信号線に回り込んで伝送特性を劣化させ
ることがよくある。アナログ回路が電源雑音の影響をど
の程度受けるかを表わす尺度として電源雑音除去比（Ｐ
ＳＲＲ）が良く用いられる。
幅回路が基本回路として用いられることが多く、この場
合、電源雑音が信号線に回り込んで伝送特性を劣化させ
ることがよくある。アナログ回路が電源雑音の影響をど
の程度受けるかを表わす尺度として電源雑音除去比（Ｐ
ＳＲＲ）が良く用いられる。
すなわち、本回路においては入力電圧Ｖ、！ｌを一定と
したとき、電源電圧ｖＤＤに重畳された雑音成分Ｖｄｄ
が出力端子にどのような形で表ねれるかがＰＳＲＲであ
る。これを相互コンダクタンス及びソース・ドレインコ
ンダクタンスを用いて表わすと。
したとき、電源電圧ｖＤＤに重畳された雑音成分Ｖｄｄ
が出力端子にどのような形で表ねれるかがＰＳＲＲであ
る。これを相互コンダクタンス及びソース・ドレインコ
ンダクタンスを用いて表わすと。
（２）式のようになる。
上式で電源雑音の影響をなくすためには１分子を零にす
ることが必要である。すなわち、一般にＭＯＳトランジ
スタのｇｒｍは導電定数をに、ドレイン電流をＩ、ゲー
ト幅・ゲート長をそれぞれＷ、Ｌとしたとき、 ｇｍ冨ｖ’４”１Ｔｔｉｒπ■で表わされるから、（３
）式は（４）式のように書き換えることができる。
ることが必要である。すなわち、一般にＭＯＳトランジ
スタのｇｒｍは導電定数をに、ドレイン電流をＩ、ゲー
ト幅・ゲート長をそれぞれＷ、Ｌとしたとき、 ｇｍ冨ｖ’４”１Ｔｔｉｒπ■で表わされるから、（３
）式は（４）式のように書き換えることができる。
ここでＬ＝Ｉ４− Ｌ＝Ｌであり、ＰＭＯ３トランジス
タ及びＮＭＯＳトランジスタの導電定数をそれぞれＫＰ
及びに、とすれば、上式は、下式のようになる。
タ及びＮＭＯＳトランジスタの導電定数をそれぞれＫＰ
及びに、とすれば、上式は、下式のようになる。
ところが、増幅回路においては電圧増幅率をはじめとし
てダイナミックレンジ等各種伝送特性を用途に応じて最
適化する必要があり、このため、動作電流すなわち、電
流源トランジスタのゲート電圧も最適化を図る必要があ
る。ゲート電圧を決定すると、ＭＯＳ トランジスタ９
及び１０で構成されるバイアス回路の素子寸法の比も当
然ながら決まってしまい１．この場合、（５）式が成立
しなくなる。
てダイナミックレンジ等各種伝送特性を用途に応じて最
適化する必要があり、このため、動作電流すなわち、電
流源トランジスタのゲート電圧も最適化を図る必要があ
る。ゲート電圧を決定すると、ＭＯＳ トランジスタ９
及び１０で構成されるバイアス回路の素子寸法の比も当
然ながら決まってしまい１．この場合、（５）式が成立
しなくなる。
すなわちＰＳＲＨの最適化が図れなくなることが多い。
本発明の目的は前記課題を解決した増幅回路を提供する
ことにある。
ことにある。
前記目的を達成するため１本発明に係る増幅回路におい
ては、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ
の組からなるソース接地回路と、ＰＭＯＳトランジスタ
及びＮＭＯＳトランジスタの組からなるバイアス回路と
、該バイアス回路のＰＭＯ５トランジスタのゲートに電
源雑音の影響を受けない一定の直流バイアス電圧を供給
する基準電圧回路とを有するものである。
ては、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ
の組からなるソース接地回路と、ＰＭＯＳトランジスタ
及びＮＭＯＳトランジスタの組からなるバイアス回路と
、該バイアス回路のＰＭＯ５トランジスタのゲートに電
源雑音の影響を受けない一定の直流バイアス電圧を供給
する基準電圧回路とを有するものである。
以下、本発明の一実施例を図により説明する。
第１図は本発明の一実施例を示す回路図である。
図において、本発明の増幅回路はソースが電源端子８に
接続された第１のＰＭＯ３トランジスタ１と。
接続された第１のＰＭＯ３トランジスタ１と。
ドレインが該第１のＰＭＯ９トランジスタ１のドレイン
に接続され、ソースが接地された第１のＮＭＯＳトラン
ジスタ２と、ソースが電源端子８に接続された第２のＰ
ＭＯ３トランジスタ３と、ゲート及びドレインが該第２
のＰＭＯＳトランジスタ３のドレイン及び前記第１のＮ
ＭＯＳトランジスタ２のゲートに接続され、ソースが接
地された第２のＮＭＯＳトランジスタ４と、前記第２の
ＰＭＯＳトランジスタ３のゲートに電源雑音の影響を受
けない一定の電圧を供給する基準電圧回路５とからなり
、前記第１のＰＭＯＳトランジスタ１のゲート及びドレ
インをそれぞれ入力端子６及び出力端子７とするもので
ある。
に接続され、ソースが接地された第１のＮＭＯＳトラン
ジスタ２と、ソースが電源端子８に接続された第２のＰ
ＭＯ３トランジスタ３と、ゲート及びドレインが該第２
のＰＭＯＳトランジスタ３のドレイン及び前記第１のＮ
ＭＯＳトランジスタ２のゲートに接続され、ソースが接
地された第２のＮＭＯＳトランジスタ４と、前記第２の
ＰＭＯＳトランジスタ３のゲートに電源雑音の影響を受
けない一定の電圧を供給する基準電圧回路５とからなり
、前記第１のＰＭＯＳトランジスタ１のゲート及びドレ
インをそれぞれ入力端子６及び出力端子７とするもので
ある。
ここで、第１のＰＭＯＳトランジスタ１と第１のＩＯＳ
トランジスタ２との組によりソース接地回路が構成され
、第２のＰＭＯＳトランジスタ３と第２のＮＭＯＳトラ
ンジスタ４とからバイアス回路が構成される。
トランジスタ２との組によりソース接地回路が構成され
、第２のＰＭＯＳトランジスタ３と第２のＮＭＯＳトラ
ンジスタ４とからバイアス回路が構成される。
本回路の電圧増幅率は（１）式と同様である。
一方、ＰＳＲＲは
となる。ここで、分子が零となるためにはすなわち、
となることが条件となる。
この場合は、電流源トランジスタのゲート電圧の最適化
と同時に基準電圧の調整により、（８）式が成立するよ
うな素子寸法を容易に選べることができるため、ＰＳＲ
Ｒの最適化を容易に実現することができる。
と同時に基準電圧の調整により、（８）式が成立するよ
うな素子寸法を容易に選べることができるため、ＰＳＲ
Ｒの最適化を容易に実現することができる。
以上説明したように本発明によれば、高い電源雑音除去
比を容易に実現できるという効果がある。
比を容易に実現できるという効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例を示す回路図、第２図は従来
の増幅回路を示す回路図である。 １．３．９・・・ＰＭＯＳトランジスタ２．４．１０・
・・ＮＭＯ３トランジスタ ５・・・基準電圧回路６・
・・入力端子 ７・・・出力端子８・・・
電源端子
の増幅回路を示す回路図である。 １．３．９・・・ＰＭＯＳトランジスタ２．４．１０・
・・ＮＭＯ３トランジスタ ５・・・基準電圧回路６・
・・入力端子 ７・・・出力端子８・・・
電源端子
Claims (1)
- （１）ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ
の組からなるソース接地回路と、ＰＭＯＳトランジスタ
及びＮＭＯＳトランジスタの組からなるバイアス回路と
、該バイアス回路のＰＭＯＳトランジスタのゲートに電
源雑音の影響を受けない一定の直流バイアス電圧を供給
する基準電圧回路とを有することを特徴とする増幅回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21096588A JPH0260213A (ja) | 1988-08-25 | 1988-08-25 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21096588A JPH0260213A (ja) | 1988-08-25 | 1988-08-25 | 増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0260213A true JPH0260213A (ja) | 1990-02-28 |
Family
ID=16598049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21096588A Pending JPH0260213A (ja) | 1988-08-25 | 1988-08-25 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0260213A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8503966B2 (en) | 2011-03-23 | 2013-08-06 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit and receiving apparatus |
-
1988
- 1988-08-25 JP JP21096588A patent/JPH0260213A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8503966B2 (en) | 2011-03-23 | 2013-08-06 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit and receiving apparatus |
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