JPH026027B2 - - Google Patents
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- JPH026027B2 JPH026027B2 JP55148989A JP14898980A JPH026027B2 JP H026027 B2 JPH026027 B2 JP H026027B2 JP 55148989 A JP55148989 A JP 55148989A JP 14898980 A JP14898980 A JP 14898980A JP H026027 B2 JPH026027 B2 JP H026027B2
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
本発明はIC（集積回路）及びICボードのような
論理回路系の論理機能、AC特性あるいはDC特性
を検査するIC試験機に係り、特に被測定論理回
路の出力信号の時間的変化状態をストローブ信号
が入力するたびに置数し期待パターンと比較判定
を行う論理回路試験装置に関する。
論理回路系の論理機能、AC特性あるいはDC特性
を検査するIC試験機に係り、特に被測定論理回
路の出力信号の時間的変化状態をストローブ信号
が入力するたびに置数し期待パターンと比較判定
を行う論理回路試験装置に関する。
従来、この種のICテスタの検出システムは、
時間測定に対しては、サンプリングオシロスコー
プ、シングルシヨツト時間測定装置を使用するア
ナログ方式とラツチ回路で被測定ICの出力信号
を検出するデジタル方式とがある。サンプリング
やシングルシヨツトを使うアナログ方式では被測
定ICの入力から出力に至るピン間の論理パスの
うちで１回の測定で１つのパスしか測定できない
が、ストローブ方式は数ピン間の多くの論理パス
を同時に測定できるため従来から広く使われてき
た。
時間測定に対しては、サンプリングオシロスコー
プ、シングルシヨツト時間測定装置を使用するア
ナログ方式とラツチ回路で被測定ICの出力信号
を検出するデジタル方式とがある。サンプリング
やシングルシヨツトを使うアナログ方式では被測
定ICの入力から出力に至るピン間の論理パスの
うちで１回の測定で１つのパスしか測定できない
が、ストローブ方式は数ピン間の多くの論理パス
を同時に測定できるため従来から広く使われてき
た。
従来のストローブ方式は、被測定ICの出力信
号の状態をあらかじめ規定された時間間隔でシス
テムロツク周期内に１つだけ発生されるストロー
ブ信号で捕えて判定する方式であつて、その試験
機は第１図ａにブロツク図で示される。従来のス
トローブ方式による試験機は、入力ドライブ回路
１０１によつて駆動される入力信号線１０２を受
け論理動作を実行した後にその結果を出力信号線
１０３に出力する被測定IC１０に対して、前記
被測定IC１０の出力信号線１０３と基準電圧レ
ベル入力信号線２０１が接続されるレベル比較器
２０と、このレベル比較器２０の出力信号線２０
２が接続されかつストローブ信号線３０１が接続
されるラツチ回路３０と、このラツチ回路３０の
出力信号線３０２と参照論理信号線４０１とが入
力に接続され、これらからの２入力信号の論理比
較の結果を試験機制御系に出力信号線４０２から
送信するパターン比較器４０とからなる。
号の状態をあらかじめ規定された時間間隔でシス
テムロツク周期内に１つだけ発生されるストロー
ブ信号で捕えて判定する方式であつて、その試験
機は第１図ａにブロツク図で示される。従来のス
トローブ方式による試験機は、入力ドライブ回路
１０１によつて駆動される入力信号線１０２を受
け論理動作を実行した後にその結果を出力信号線
１０３に出力する被測定IC１０に対して、前記
被測定IC１０の出力信号線１０３と基準電圧レ
ベル入力信号線２０１が接続されるレベル比較器
２０と、このレベル比較器２０の出力信号線２０
２が接続されかつストローブ信号線３０１が接続
されるラツチ回路３０と、このラツチ回路３０の
出力信号線３０２と参照論理信号線４０１とが入
力に接続され、これらからの２入力信号の論理比
較の結果を試験機制御系に出力信号線４０２から
送信するパターン比較器４０とからなる。
第１図ａに示した従来のストローブ方式の試験
機は第１図ｂに示されるタイミング図に従つて動
作する。試験機の動作は低速なシステムクロツク
１０４に同期しているので、入力ドライブ回路１
０１によつて駆動された入力信号１０２がクロツ
クパルスの立上り直後に変化すると、被測定IC
１０の内部論理に従つて出力信号１０３が入力信
号１０２の変化から内部論理の遅延時間だけ遅れ
て変化する。第１図ｂにおいては、IC出力信号
１０３は、シングルクロツク１０４の第１クロツ
ク周期において立下り第２クロツク周期において
立上つている。レベル比較器２０は、被測定IC
１０の出力信号１０３を受け、予め規定された電
圧レベルの参照入力信号２０１と電圧レベル検査
を実行する。ラツチ回路３０は単一のＤタイプの
フリツプフロツプであつて前記レベル比較器２０
の出力信号２０２の論理１又は０の状態を第１図
ｂに示すように、ストローブ信号３０１が立上つ
たその瞬間にラツチする。第１図ｂにおいては、
ストローブ信号３０１の第１番目の立上り時刻に
おいては、IC出力信号１０３は低レベルにある
ので、ラツチ回路３０には低レベル信号がラツチ
され、そのためラツチ回路３０の出力信号３０２
がラツチ回路の遅延時間分だけ遅れて立下がつて
いる。またストローブ信号３０１の第２番目の立
上り時刻においては、IC出力信号１０３は高レ
ベルにあるので、ラツチ回路３０には高レベル信
号がラツチされ、そのため、ラツチ回路３０の出
力信号がラツチ回路の遅延時間分だけ遅れて立上
つている。パターン比較器４０は、前記ラツチ回
路３０の出力信号３０２を受け、出力信号３０２
の論理１はたは０の状態を予め規定された期待パ
ターンを有する参照論理入力信号４０１の状態と
を比較して、被測定ICの機能検査を実行し、そ
の結果を出力信号４０２として試験機の制御系に
送信する。
機は第１図ｂに示されるタイミング図に従つて動
作する。試験機の動作は低速なシステムクロツク
１０４に同期しているので、入力ドライブ回路１
０１によつて駆動された入力信号１０２がクロツ
クパルスの立上り直後に変化すると、被測定IC
１０の内部論理に従つて出力信号１０３が入力信
号１０２の変化から内部論理の遅延時間だけ遅れ
て変化する。第１図ｂにおいては、IC出力信号
１０３は、シングルクロツク１０４の第１クロツ
ク周期において立下り第２クロツク周期において
立上つている。レベル比較器２０は、被測定IC
１０の出力信号１０３を受け、予め規定された電
圧レベルの参照入力信号２０１と電圧レベル検査
を実行する。ラツチ回路３０は単一のＤタイプの
フリツプフロツプであつて前記レベル比較器２０
の出力信号２０２の論理１又は０の状態を第１図
ｂに示すように、ストローブ信号３０１が立上つ
たその瞬間にラツチする。第１図ｂにおいては、
ストローブ信号３０１の第１番目の立上り時刻に
おいては、IC出力信号１０３は低レベルにある
ので、ラツチ回路３０には低レベル信号がラツチ
され、そのためラツチ回路３０の出力信号３０２
がラツチ回路の遅延時間分だけ遅れて立下がつて
いる。またストローブ信号３０１の第２番目の立
上り時刻においては、IC出力信号１０３は高レ
ベルにあるので、ラツチ回路３０には高レベル信
号がラツチされ、そのため、ラツチ回路３０の出
力信号がラツチ回路の遅延時間分だけ遅れて立上
つている。パターン比較器４０は、前記ラツチ回
路３０の出力信号３０２を受け、出力信号３０２
の論理１はたは０の状態を予め規定された期待パ
ターンを有する参照論理入力信号４０１の状態と
を比較して、被測定ICの機能検査を実行し、そ
の結果を出力信号４０２として試験機の制御系に
送信する。
しかし、以上説明した従来のIC試験機は、被
測定ICの出力信号の時間的変化状態の検出をシ
ステムの動作サイクルでしかなし得なかつた。そ
のため、従来のストローブ方式は時間的状態が著
しく変化するIC出力信号の検査には適さず、例
えばランダムロジツクICのように各ピンのスイ
ツチング遅延時間がICの出力によつてばらつく
場合や、IC出力信号が１時的に他レベルに遷移
するハザートが存在する場合や、あるいは、IC
出力信号がパルス的に変化するチヨツパ信号とな
る場合には、正しく検査することができないとい
う欠点があつた。
測定ICの出力信号の時間的変化状態の検出をシ
ステムの動作サイクルでしかなし得なかつた。そ
のため、従来のストローブ方式は時間的状態が著
しく変化するIC出力信号の検査には適さず、例
えばランダムロジツクICのように各ピンのスイ
ツチング遅延時間がICの出力によつてばらつく
場合や、IC出力信号が１時的に他レベルに遷移
するハザートが存在する場合や、あるいは、IC
出力信号がパルス的に変化するチヨツパ信号とな
る場合には、正しく検査することができないとい
う欠点があつた。
本発明は、被測定ICの入力から出力に至る遅
延時間の異なる多くの論理パスを並列的に同時に
検査でき、かつ、高速ストローブ信号で駆動する
高速バツフアレジスタを測定系に付加することで
試験機の動作サイクルの数倍から数十倍の高速で
IC出力信号の時間的変化状態をその波形のまま
で前記レジスタにとり込む方式で検出することに
より被測定ICの出力信号が高速に変化する場合
でも、正しく試験を行える論理回路試験機を提供
することを目的とする。
延時間の異なる多くの論理パスを並列的に同時に
検査でき、かつ、高速ストローブ信号で駆動する
高速バツフアレジスタを測定系に付加することで
試験機の動作サイクルの数倍から数十倍の高速で
IC出力信号の時間的変化状態をその波形のまま
で前記レジスタにとり込む方式で検出することに
より被測定ICの出力信号が高速に変化する場合
でも、正しく試験を行える論理回路試験機を提供
することを目的とする。
本発明の特徴とするところは、試験機から送信
された入力信号を受け論理動作を実行して結果を
出力する被測定論理回路の出力信号を試験する試
験機であつて、前記被測定論理回路の出力信号線
と基準電圧レベル入力信号線に接続され前記被測
定論理回路の出力信号の電圧レベルを予め規定さ
れた前記基準入力信号の電圧レベルと比較する比
較器を有し、被測定論理回路の出力信号の時間的
変化状態を試験機の動作サイクルよりも高速なス
トローブ信号が入力するたびに前記比較器からの
デジタル信号を格納していく高速バツフアシフト
レジスタと、該高速バツフアシフトレジスタの出
力が該試験機の低速な動作サイクルで予め規定さ
れた参照入力論理信号の期待パターンと一致する
かどうかを比較するパターン比較器とを有するこ
とを特徴とする論理回路試験機を提供することで
ある。
された入力信号を受け論理動作を実行して結果を
出力する被測定論理回路の出力信号を試験する試
験機であつて、前記被測定論理回路の出力信号線
と基準電圧レベル入力信号線に接続され前記被測
定論理回路の出力信号の電圧レベルを予め規定さ
れた前記基準入力信号の電圧レベルと比較する比
較器を有し、被測定論理回路の出力信号の時間的
変化状態を試験機の動作サイクルよりも高速なス
トローブ信号が入力するたびに前記比較器からの
デジタル信号を格納していく高速バツフアシフト
レジスタと、該高速バツフアシフトレジスタの出
力が該試験機の低速な動作サイクルで予め規定さ
れた参照入力論理信号の期待パターンと一致する
かどうかを比較するパターン比較器とを有するこ
とを特徴とする論理回路試験機を提供することで
ある。
以下に本発明の実施例について図面を参照して
説明する。
説明する。
第２図ａを参照すると、本発明の論理回路試験
機における検出システムは、入力ドライブ回路１
０１によつて駆動される入力信号１０２を受け論
理動作を実行した後、出力信号線１０３にその結
果を出力する被測定IC１０に対して、前記被測
定IC１０の出力信号線１０３と基準電圧レベル
入力信号線２０１を受けるレベル比較器と、前記
レベル比較器２０の出力信号線２０２をバツフア
回路５０２を通して入力端子５０１で入力し他に
高速ストローブ信号線５０４をも入力する高速バ
ツフアシフトレジスタ５０と、前記バツフアレジ
スタ５０の出力信号線５０３と前記レベル比較器
の出力信号線を選択入力する選択回路６０と、前
記選択回路６０の出力信号線６０１に接続し他に
比較パターン入力論理信号線４０１を入力し、前
記２入力信号の論理比較の結果を試験機制御系に
出力信号線４０２から送信するパターン比較器４
０から構成されている。
機における検出システムは、入力ドライブ回路１
０１によつて駆動される入力信号１０２を受け論
理動作を実行した後、出力信号線１０３にその結
果を出力する被測定IC１０に対して、前記被測
定IC１０の出力信号線１０３と基準電圧レベル
入力信号線２０１を受けるレベル比較器と、前記
レベル比較器２０の出力信号線２０２をバツフア
回路５０２を通して入力端子５０１で入力し他に
高速ストローブ信号線５０４をも入力する高速バ
ツフアシフトレジスタ５０と、前記バツフアレジ
スタ５０の出力信号線５０３と前記レベル比較器
の出力信号線を選択入力する選択回路６０と、前
記選択回路６０の出力信号線６０１に接続し他に
比較パターン入力論理信号線４０１を入力し、前
記２入力信号の論理比較の結果を試験機制御系に
出力信号線４０２から送信するパターン比較器４
０から構成されている。
本発明の試験機においては、被測定IC１０の
出力検出系に高速バツフアレジスタ５０を持たせ
ICの出力信号の時間的変化状態を規定時間間隔
で高速にサンプリングし、高速バツフアレジスタ
５０に蓄積しておき、これ以後低速なテスタの動
作サイクルでパターン比較器４０において前記
IC出力信号の状態を参照入力論理信号線４０１
の期待パターンと比較し、機能判定を行うもので
ある。本発明は、従来のストローブ方式による検
出システムが、被測定ICの出力信号の時間的変
化状態の検出を試験機の動作サイクルでしか行え
なかつたものを、高速バツフアシフトレジスタ５
０を検出系に付加することで試験機の動作サイク
ルの数倍から数十倍の高速でIC出力信号の時間
的変化状態をレジスタ５０に１または０のデジタ
ル信号として蓄積し、Ｎビツトのストローブ信号
によつてシフトすることによつてレジスタ５０か
ら、ICのアナログ出力をデジタル化することに
より出力するもので、IC出力信号の時間的変化
を高速に検出できるものである。
出力検出系に高速バツフアレジスタ５０を持たせ
ICの出力信号の時間的変化状態を規定時間間隔
で高速にサンプリングし、高速バツフアレジスタ
５０に蓄積しておき、これ以後低速なテスタの動
作サイクルでパターン比較器４０において前記
IC出力信号の状態を参照入力論理信号線４０１
の期待パターンと比較し、機能判定を行うもので
ある。本発明は、従来のストローブ方式による検
出システムが、被測定ICの出力信号の時間的変
化状態の検出を試験機の動作サイクルでしか行え
なかつたものを、高速バツフアシフトレジスタ５
０を検出系に付加することで試験機の動作サイク
ルの数倍から数十倍の高速でIC出力信号の時間
的変化状態をレジスタ５０に１または０のデジタ
ル信号として蓄積し、Ｎビツトのストローブ信号
によつてシフトすることによつてレジスタ５０か
ら、ICのアナログ出力をデジタル化することに
より出力するもので、IC出力信号の時間的変化
を高速に検出できるものである。
第２図ａに示される本発明の試験機の実施例
は、第２図ｂに示されるタイミング図に従つて動
作する。検出系は低速なシステムクロツク１０４
に同期しているので、入力ドライブ回路１０１に
よつて駆動されたICの入力信号１０２が変化す
ると、被測定IC１０の内部論理に従つて出力信
号１０３が入力信号１０２の変化から内部論理の
遅延時間だけ遅れて変化する。第２図ｂにおいて
は、IC出力信号１０３の例として、IC入力信号
１０２の変化に対して比較的短い遅延時間隔てて
レベル変化するＡで示すIC出力信号、比較的長
い遅延時間隔ててレベル変化するＢで示すIC出
力信号、そして、Ｃで示す波形がパルス的に変化
するチヨツパ出力信号が示される。レベル比較器
２０は、被測定IC１０の前記出力信号１０３を
受け、予め規定された基準電圧レベル入力信号２
０１と電圧のレベル検査を実行する。高速バツフ
アシフトレジスタ５０は、Ｎビツトのシフトレジ
スタであつて、前記被測定IC１０の出力信号１
０３の連続するＮビツトの状態を高速時間間隔Ｔ
の検出ストローブ信号５０４のＮ個（回）の立上
りで取り込んで行く回路である。例えば、第２図
ｂに示すように、信号５０４は立上り時刻を示す
高速な検出ストローブ信号である。
は、第２図ｂに示されるタイミング図に従つて動
作する。検出系は低速なシステムクロツク１０４
に同期しているので、入力ドライブ回路１０１に
よつて駆動されたICの入力信号１０２が変化す
ると、被測定IC１０の内部論理に従つて出力信
号１０３が入力信号１０２の変化から内部論理の
遅延時間だけ遅れて変化する。第２図ｂにおいて
は、IC出力信号１０３の例として、IC入力信号
１０２の変化に対して比較的短い遅延時間隔てて
レベル変化するＡで示すIC出力信号、比較的長
い遅延時間隔ててレベル変化するＢで示すIC出
力信号、そして、Ｃで示す波形がパルス的に変化
するチヨツパ出力信号が示される。レベル比較器
２０は、被測定IC１０の前記出力信号１０３を
受け、予め規定された基準電圧レベル入力信号２
０１と電圧のレベル検査を実行する。高速バツフ
アシフトレジスタ５０は、Ｎビツトのシフトレジ
スタであつて、前記被測定IC１０の出力信号１
０３の連続するＮビツトの状態を高速時間間隔Ｔ
の検出ストローブ信号５０４のＮ個（回）の立上
りで取り込んで行く回路である。例えば、第２図
ｂに示すように、信号５０４は立上り時刻を示す
高速な検出ストローブ信号である。
被測定IC１０の出力信号１０３がＡのように
IC入力信号１０２の変化からTa時間後に変化し
たとしたら、検出ストローブ信号５０４は、前記
ＡのIC出力信号１０３の変化後の状態をａ点の
ストローブで捕え高速バツフアシフトレジスタ５
０の最入力側レジスタ５０３１に取り込む。第２
図ｂの信号５０３１のＡ信号は被測定IC１０の
出力信号Ａに対応する前記レジスタ５０３１の状
態変化を示す波形である。また、被測定IC１０
の出力信号１０３がＢのようにIC入力信号１０
２の変化からTb時間後に変化したとしたら、検
出ストローブ信号５０４は、前記ＢのIC出力信
号１０３の変化後の状態をｂ点のストローブで捕
え高速バツフアシフトレジスタ５０の最入力側レ
ジスタ５０３１に取り込む。第２図ｂの信号５０
３１のＢ信号は被測定IC１０の出力信号Ａに対
応する前記レジスタ５０３１の状態変化を示す波
形である。さらに、被測定IC１０の出力信号１
０３がIC入力信号１０２の変化からTC1後に立上
り、短い時間後IC入力信号１０２の変化からTC2
後に立下るようなチヨツパ信号であるとしたら、
検出ストローブ信号５０４は、前記ＣのIC出力
信号１０３の立上り変化をC1点のストローブで
捕え、又立下り変化をC2点のストローブで捕え
て高速バツフアシフトレジスタ５０の最入力側フ
リツプフロツプ５０３１に取り込む。第２図ｂの
信号５０３１のＣ信号はこのときの前記フリツプ
フロツプ５０３１の状態変化を示す波形である。
IC入力信号１０２の変化からTa時間後に変化し
たとしたら、検出ストローブ信号５０４は、前記
ＡのIC出力信号１０３の変化後の状態をａ点の
ストローブで捕え高速バツフアシフトレジスタ５
０の最入力側レジスタ５０３１に取り込む。第２
図ｂの信号５０３１のＡ信号は被測定IC１０の
出力信号Ａに対応する前記レジスタ５０３１の状
態変化を示す波形である。また、被測定IC１０
の出力信号１０３がＢのようにIC入力信号１０
２の変化からTb時間後に変化したとしたら、検
出ストローブ信号５０４は、前記ＢのIC出力信
号１０３の変化後の状態をｂ点のストローブで捕
え高速バツフアシフトレジスタ５０の最入力側レ
ジスタ５０３１に取り込む。第２図ｂの信号５０
３１のＢ信号は被測定IC１０の出力信号Ａに対
応する前記レジスタ５０３１の状態変化を示す波
形である。さらに、被測定IC１０の出力信号１
０３がIC入力信号１０２の変化からTC1後に立上
り、短い時間後IC入力信号１０２の変化からTC2
後に立下るようなチヨツパ信号であるとしたら、
検出ストローブ信号５０４は、前記ＣのIC出力
信号１０３の立上り変化をC1点のストローブで
捕え、又立下り変化をC2点のストローブで捕え
て高速バツフアシフトレジスタ５０の最入力側フ
リツプフロツプ５０３１に取り込む。第２図ｂの
信号５０３１のＣ信号はこのときの前記フリツプ
フロツプ５０３１の状態変化を示す波形である。
高速バツフアレジスタ５０は、Ｎビツトのシフ
トレジスタになつているので、最入力側フリツプ
フロツプ５０３１の内容、すなわち第２図ｂの信
号５０３１の状態は高速な検出ストローブ信号５
０４がＮ個入力された後、すなわち、Ｎビツトシ
フトされて高速バツフアレジスタ５０の出力５０
３に出現する。従つて高速バツフアレジスタ５０
の出力信号５０３の波形は、時間的には遅れるが
第２図ｂの信号５０３１と同じ形である。そし
て、選択回路６０は、前記高速バツフアレジスタ
５０の出力信号５０３を選択して出力信号線６０
１にその状態を出力する。パターン比較器４０
は、前記高速バツフアレジスタ５０の波形的に第
２図ｂの信号５０３１と同じである出力信号５０
３と試験機側たとえばCPUで制御されるテスト
パターン保存用メモリから入力信号線４０１を通
して送られてくる予め規定された期待パターンの
参照入力論理信号４０１と比較判定し、その結果
の出力信号４０２を試験機制御系に送信する。
トレジスタになつているので、最入力側フリツプ
フロツプ５０３１の内容、すなわち第２図ｂの信
号５０３１の状態は高速な検出ストローブ信号５
０４がＮ個入力された後、すなわち、Ｎビツトシ
フトされて高速バツフアレジスタ５０の出力５０
３に出現する。従つて高速バツフアレジスタ５０
の出力信号５０３の波形は、時間的には遅れるが
第２図ｂの信号５０３１と同じ形である。そし
て、選択回路６０は、前記高速バツフアレジスタ
５０の出力信号５０３を選択して出力信号線６０
１にその状態を出力する。パターン比較器４０
は、前記高速バツフアレジスタ５０の波形的に第
２図ｂの信号５０３１と同じである出力信号５０
３と試験機側たとえばCPUで制御されるテスト
パターン保存用メモリから入力信号線４０１を通
して送られてくる予め規定された期待パターンの
参照入力論理信号４０１と比較判定し、その結果
の出力信号４０２を試験機制御系に送信する。
なお、前記選択回路６０は、高速バツフアレジ
スタ５０を使つてIC出力信号１０３の時間的変
化状態を高速に捕える必要のない場合は、従来と
同様に、レベル比較器２０の直接出力信号２０２
２を選択する。従つて、被測定IC１０の入力パ
ターンには従来のような通常システム動作パター
ンと本発明における高速バツフアレジスタ５０に
よる時間拡張機能動作パターンを判別する選択回
路６０に入力する制御信号のビツトを必要とし、
高速バツフアレジスタ５０の動作開始はこの制御
信号ビツトの例えば論理１への活性化によつて行
なわれる。
スタ５０を使つてIC出力信号１０３の時間的変
化状態を高速に捕える必要のない場合は、従来と
同様に、レベル比較器２０の直接出力信号２０２
２を選択する。従つて、被測定IC１０の入力パ
ターンには従来のような通常システム動作パター
ンと本発明における高速バツフアレジスタ５０に
よる時間拡張機能動作パターンを判別する選択回
路６０に入力する制御信号のビツトを必要とし、
高速バツフアレジスタ５０の動作開始はこの制御
信号ビツトの例えば論理１への活性化によつて行
なわれる。
以上説明したように、第２図ａに示される本発
明の検出系は、被測定ICの全出力ピンに取付け
られるので、全出力ピンの出力信号のスイツチン
グ特性を全ピン同時に検出判定を行うことを可能
とし、入力から出力までの遅延が規定されないラ
ンダムロジツクのような各ピン間のスイツチング
遅延がまちまちなものにも有効である。たとえ
ば、演算回路において、加算か減算かによつて
IC内の論理パスが異なるために出力信号の遅延
が異なるような場合でも、１つのシステムクロツ
ク周期間に複数のストローブ信号でサンプリング
するので信号レベルの変化位置を正確に検出する
ことができる。また、被測定ICの出力信号が１
時的に他レベルに遷移しハザートになる場合や、
前記出力信号がチヨツパ信号になる場合でも、高
速ストローブでサンプリングすることによつて高
速バツフアレジスタには現象波形のままで取り込
まれるので、その現象の有無或いは現象時間長を
検出することができる。
明の検出系は、被測定ICの全出力ピンに取付け
られるので、全出力ピンの出力信号のスイツチン
グ特性を全ピン同時に検出判定を行うことを可能
とし、入力から出力までの遅延が規定されないラ
ンダムロジツクのような各ピン間のスイツチング
遅延がまちまちなものにも有効である。たとえ
ば、演算回路において、加算か減算かによつて
IC内の論理パスが異なるために出力信号の遅延
が異なるような場合でも、１つのシステムクロツ
ク周期間に複数のストローブ信号でサンプリング
するので信号レベルの変化位置を正確に検出する
ことができる。また、被測定ICの出力信号が１
時的に他レベルに遷移しハザートになる場合や、
前記出力信号がチヨツパ信号になる場合でも、高
速ストローブでサンプリングすることによつて高
速バツフアレジスタには現象波形のままで取り込
まれるので、その現象の有無或いは現象時間長を
検出することができる。
第１図ａは従来の論理回路試験機のブロツク
図、第１図ｂは第１図ａの試験機のタイミングチ
ヤート図、第２図ａは本発明にかかる論理回路試
験機の一実施例のブロツク図、第２図ｂは前記実
施例のタイミング図である。 １０…被測定IC、１０１…入力ドライブ回路、
２０…レベル比較器、２０１…電圧レベル入力信
号線、４０…パターン比較器、４０１…参照入力
信号線、５０…バツフアシフトレジスタ、５０２
…バツフア、６０…選択回路。
図、第１図ｂは第１図ａの試験機のタイミングチ
ヤート図、第２図ａは本発明にかかる論理回路試
験機の一実施例のブロツク図、第２図ｂは前記実
施例のタイミング図である。 １０…被測定IC、１０１…入力ドライブ回路、
２０…レベル比較器、２０１…電圧レベル入力信
号線、４０…パターン比較器、４０１…参照入力
信号線、５０…バツフアシフトレジスタ、５０２
…バツフア、６０…選択回路。
Claims (1)
- 【特許請求の範囲】 １ 試験機から送信された入力信号を受け論理動
作を実行して結果を出力する被測定論理回路の出
力信号を試験する試験機であつて、 前記被測定論理回路の出力信号線と基準電圧レ
ベル入力信号線に接続され前記被測定論理回路の
出力信号の電圧レベルを予め規定された前記基準
入力信号の電圧レベルと比較する比較器を有し、 被測定論理回路の出力信号の時間的変化状態を
試験機の動作サイクルよりも高速なストローブ信
号が入力するたびに前記比較器からのデジタル信
号を格納していく高速バツフアシフトレジスタ
と、該高速バツフアシフトレジスタの出力が該試
験機の低速な動作サイクルで予め規定された参照
入力論理信号の期待パターンと一致するかどうか
を比較するパターン比較器とを有することを特徴
とする論理回路試験機。 ２ 前記被測定論理回路の出力信号線と電圧レベ
ル参照入力信号線に接続され前記被測定論理回路
の出力信号の電圧レベルを予め規定された前記参
照入力信号の電圧レベルと比較しその出力を前記
高速バツフアシフトレジスタに入力するレベル比
較器とを有することを特徴とする特許請求の範囲
第１項記載の論理回路試験機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55148989A JPS5772082A (en) | 1980-10-24 | 1980-10-24 | Device for testing logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55148989A JPS5772082A (en) | 1980-10-24 | 1980-10-24 | Device for testing logic circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5772082A JPS5772082A (en) | 1982-05-06 |
| JPH026027B2 true JPH026027B2 (ja) | 1990-02-07 |
Family
ID=15465207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55148989A Granted JPS5772082A (en) | 1980-10-24 | 1980-10-24 | Device for testing logic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5772082A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5413241A (en) * | 1977-07-01 | 1979-01-31 | Takeda Riken Ind Co Ltd | Ic tester |
| JPS6030879Y2 (ja) * | 1978-06-21 | 1985-09-14 | 信吾 西垣 | 前置波形記憶装置 |
-
1980
- 1980-10-24 JP JP55148989A patent/JPS5772082A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5772082A (en) | 1982-05-06 |
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