JPH0261148B2 - - Google Patents
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- JPH0261148B2 JPH0261148B2 JP29210886A JP29210886A JPH0261148B2 JP H0261148 B2 JPH0261148 B2 JP H0261148B2 JP 29210886 A JP29210886 A JP 29210886A JP 29210886 A JP29210886 A JP 29210886A JP H0261148 B2 JPH0261148 B2 JP H0261148B2
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、電界効果トランジスタに関するも
のであり、さらに詳細には、IC、LSIの構成要素
であるトランジスタとして特に好適に使用される
金属−半導体接合型電界効果トランジスタに関す
るものである。
のであり、さらに詳細には、IC、LSIの構成要素
であるトランジスタとして特に好適に使用される
金属−半導体接合型電界効果トランジスタに関す
るものである。
［従来の技術］
ICやLSIに用いられる電界効果トランジスタ
（以下FETと略す）において、In0.53Ga0.47As等の
ように、金属とのシヨツトキ接合を形成すること
が困難な混晶化合物半導体を動作層として用いた
FETでは、金属−絶縁物−半導体接合型FET
（MISFET）、あるいはpn接合型FET（JFET）が
一般的に使用されている。これらのFETについ
ては、たとえば、E.Yamaguchi、Jpn.J.Appl.
Phys.23(1)（1984）L49：C.Y.Chen.Appl.Phys.
Lett.40(5)（1982）401等において詳細に説明され
ている。
（以下FETと略す）において、In0.53Ga0.47As等の
ように、金属とのシヨツトキ接合を形成すること
が困難な混晶化合物半導体を動作層として用いた
FETでは、金属−絶縁物−半導体接合型FET
（MISFET）、あるいはpn接合型FET（JFET）が
一般的に使用されている。これらのFETについ
ては、たとえば、E.Yamaguchi、Jpn.J.Appl.
Phys.23(1)（1984）L49：C.Y.Chen.Appl.Phys.
Lett.40(5)（1982）401等において詳細に説明され
ている。
従来のMISFETにおいては、たとえば第３図
に示す構成が採用されている。このMISFETは、
半絶縁性基板２１上にエピタキシヤル成長により
動作層２２が形成され、動作層２２上にソース電
極２５、ドレイン電極２６として用いられるオー
ミツク接合電極が形成されているとともに、絶縁
物層２３を介在させて、ゲート電極２４が形成さ
れている。
に示す構成が採用されている。このMISFETは、
半絶縁性基板２１上にエピタキシヤル成長により
動作層２２が形成され、動作層２２上にソース電
極２５、ドレイン電極２６として用いられるオー
ミツク接合電極が形成されているとともに、絶縁
物層２３を介在させて、ゲート電極２４が形成さ
れている。
また、従来のJFETにおいては、第４図に示す
構成が採用されている。このJFETは、半絶縁性
基板３１上にエピタキシヤル成長によりｎ型半導
体からなる動作層３２が形成され、動作層３２の
上にソース電極３５、ドレイン電極３６として用
いられるオーミツク接合電極が形成されていると
ともに、動作層３２と同じ組成のp+半導体層３
３を介在させて、ゲート電極３４が形成されてい
る。
構成が採用されている。このJFETは、半絶縁性
基板３１上にエピタキシヤル成長によりｎ型半導
体からなる動作層３２が形成され、動作層３２の
上にソース電極３５、ドレイン電極３６として用
いられるオーミツク接合電極が形成されていると
ともに、動作層３２と同じ組成のp+半導体層３
３を介在させて、ゲート電極３４が形成されてい
る。
上記のMISFETにおいては、ゲート電極２４
と動作層２２との間に、動作層２２とは全く異質
な結晶構造を有する絶縁物層２３を介在させた構
成であるから、動作層２２と絶縁物層２３との間
に多くの準位が発生し、FET特性を劣化させて
いるという問題がある。
と動作層２２との間に、動作層２２とは全く異質
な結晶構造を有する絶縁物層２３を介在させた構
成であるから、動作層２２と絶縁物層２３との間
に多くの準位が発生し、FET特性を劣化させて
いるという問題がある。
さらに、上記のJFETにおいては、ｎ型半導体
からなる動作層３２とゲート電極３４との間にｐ
型不純物をドーピングし、あるいは選択拡散させ
ることにより形成されたp+半導体層３３を介在
させた構成であるから、ｐ−ｎ接合界面での逆方
向または順方向耐圧は、バンドギヤツプが小さい
半導体では小さくなり、一般に電子移動度が大き
いInxGa1-xAs（ｘ≧0.53）やInAsySb1-y等のよう
に、バンドギヤツプが小さい混晶化合物半導体材
料についてはその有効性が著しく小さくなるとい
う問題がある。また、p+半導体層３３を得るた
めに添加するｐ型不純物は固相内拡散を行なうの
であるから、動作層の厚みの制御性を悪くすると
いう問題もある。
からなる動作層３２とゲート電極３４との間にｐ
型不純物をドーピングし、あるいは選択拡散させ
ることにより形成されたp+半導体層３３を介在
させた構成であるから、ｐ−ｎ接合界面での逆方
向または順方向耐圧は、バンドギヤツプが小さい
半導体では小さくなり、一般に電子移動度が大き
いInxGa1-xAs（ｘ≧0.53）やInAsySb1-y等のよう
に、バンドギヤツプが小さい混晶化合物半導体材
料についてはその有効性が著しく小さくなるとい
う問題がある。また、p+半導体層３３を得るた
めに添加するｐ型不純物は固相内拡散を行なうの
であるから、動作層の厚みの制御性を悪くすると
いう問題もある。
さらには、作成プロセス上の観点から見ると、
絶縁物層、またはp+半導体層を形成する場合に
は、ソース電極、ドレイン電極と動作層とのオー
ミツク接合を形成するために、ソース電極、ドレ
イン電極と動作層との間に介在する絶縁物層、
p+半導体層を選択的に除去する必要があり、作
製工程が複雑化するという問題がある。
絶縁物層、またはp+半導体層を形成する場合に
は、ソース電極、ドレイン電極と動作層とのオー
ミツク接合を形成するために、ソース電極、ドレ
イン電極と動作層との間に介在する絶縁物層、
p+半導体層を選択的に除去する必要があり、作
製工程が複雑化するという問題がある。
この発明の目的は、上述の問題点を解消し、作
製工程を簡素化できるとともに、材料選択の自由
度を高めることができ、しかも優れた特性を発揮
できるFETを提供することにある。
製工程を簡素化できるとともに、材料選択の自由
度を高めることができ、しかも優れた特性を発揮
できるFETを提供することにある。
［問題点を解決するための手段］
この発明のFETは、半絶縁性半導体基板上に
２種以上の異なる組成の化合物半導体を交互に周
期的に積層してなる超格子を動作層として形成
し、シヨツトキ電極と動作層の間に超格子により
構成される緩衝層を設け、この緩衝層を構成する
それぞれの化合物半導体薄膜の組成を、動作層で
ある超格子を構成するそれぞれの化合物半導体の
組成からシヨツトキ接合がより容易になるような
化合物半導体の組成へと、動作層からシヨツトキ
電極に向かい段階的にまたは連続的に変化させて
いる。
２種以上の異なる組成の化合物半導体を交互に周
期的に積層してなる超格子を動作層として形成
し、シヨツトキ電極と動作層の間に超格子により
構成される緩衝層を設け、この緩衝層を構成する
それぞれの化合物半導体薄膜の組成を、動作層で
ある超格子を構成するそれぞれの化合物半導体の
組成からシヨツトキ接合がより容易になるような
化合物半導体の組成へと、動作層からシヨツトキ
電極に向かい段階的にまたは連続的に変化させて
いる。
さらに、緩衝層を構成する半導体薄膜の組成を
徐々に変化させることにより、格子不整に基づく
結晶欠陥の発生を防止している。
徐々に変化させることにより、格子不整に基づく
結晶欠陥の発生を防止している。
また、動作層は、半絶縁性半導体基板上にエピ
タキシヤル成長により形成されたものであり、超
格子を用いて構成されているため、その層厚方向
の平均格子定数は、半導体基板の格子定数に比べ
て大きくても小さくてもよく、あるいは同じであ
つてもよい。
タキシヤル成長により形成されたものであり、超
格子を用いて構成されているため、その層厚方向
の平均格子定数は、半導体基板の格子定数に比べ
て大きくても小さくてもよく、あるいは同じであ
つてもよい。
［作用］
この発明のFETでは、動作層である超格子を
構成する化合物半導体の組成からシヨツトキ接合
がより容易になるような化合物半導体の組成へと
動作層からシヨツトキゲート電極に向かい段階的
にまたは連続的に変化させた緩衝層が、シヨツト
キゲート電極と動作層との間に設けられているの
で、シヨツトキゲート電極と動作層との間で良好
なシヨツトキ接合を形成させることができる。
構成する化合物半導体の組成からシヨツトキ接合
がより容易になるような化合物半導体の組成へと
動作層からシヨツトキゲート電極に向かい段階的
にまたは連続的に変化させた緩衝層が、シヨツト
キゲート電極と動作層との間に設けられているの
で、シヨツトキゲート電極と動作層との間で良好
なシヨツトキ接合を形成させることができる。
しかも、動作層内の電子移動度は、従来の混晶
化合物半導体に比べて大きいかあるいは同じであ
るため、良好なFET特性を発揮させることがで
きる。
化合物半導体に比べて大きいかあるいは同じであ
るため、良好なFET特性を発揮させることがで
きる。
［実施例］
第１図はこの発明の一実施例を示す断面図であ
り、半絶縁性半導体基板１上に動作層２および緩
衝層３を形成し、緩衝層３上にシヨツトキゲート
電極４を形成しているとともに、シヨツトキゲー
ト電極４から隔離させてソース電極５およびドレ
イン電極６を形成している。
り、半絶縁性半導体基板１上に動作層２および緩
衝層３を形成し、緩衝層３上にシヨツトキゲート
電極４を形成しているとともに、シヨツトキゲー
ト電極４から隔離させてソース電極５およびドレ
イン電極６を形成している。
さらに詳細に説明すると、半絶縁性半導体基板
１は、InPにFeをドープしたものであり、動作層
２は２種以上の異なる組成の化合物半導体薄膜と
してInAsとGaAsをMBE成長により、それぞれ
約20Åの膜厚で交互に周期的に積層した超格子か
らなる。動作層２全体の厚みは、約0.2μｍであ
り、またGaAs層にのみｎ型不純物原子であるSi
をドーピングし、動作層２全体として電子密度を
約２×1017cm-3になるよう形成されている。動作
層２上の緩衝層３は、InAs層の組成を徐々にシ
ヨツトキ接合の形成がより容易であるGaAsに近
づくように変化させながら形成したInxGa1-xAs
およびGaAsからなる超格子で構成されている。
なお、動作層の最上層はGaAsになるように積層
を終了させてある。緩衝層３全体の厚みは約0.1μ
ｍである。
１は、InPにFeをドープしたものであり、動作層
２は２種以上の異なる組成の化合物半導体薄膜と
してInAsとGaAsをMBE成長により、それぞれ
約20Åの膜厚で交互に周期的に積層した超格子か
らなる。動作層２全体の厚みは、約0.2μｍであ
り、またGaAs層にのみｎ型不純物原子であるSi
をドーピングし、動作層２全体として電子密度を
約２×1017cm-3になるよう形成されている。動作
層２上の緩衝層３は、InAs層の組成を徐々にシ
ヨツトキ接合の形成がより容易であるGaAsに近
づくように変化させながら形成したInxGa1-xAs
およびGaAsからなる超格子で構成されている。
なお、動作層の最上層はGaAsになるように積層
を終了させてある。緩衝層３全体の厚みは約0.1μ
ｍである。
シヨツトキゲート電極４はAl金属で構成され
たものあり、ソース電極５およびドレイン電極６
はAuGeNi合金で構成されたものである。
たものあり、ソース電極５およびドレイン電極６
はAuGeNi合金で構成されたものである。
電流−電圧特性を示す第２図から明らかなよう
に、シヨツトキゲート電極４と動作層２との間の
接合は、良好なシヨツトキ特性を示すシヨツトキ
接合であつた。
に、シヨツトキゲート電極４と動作層２との間の
接合は、良好なシヨツトキ特性を示すシヨツトキ
接合であつた。
第５図は、比較のため、緩衝層３を設けること
なく動作層２の上に直接Al金属を蒸着した従来
の場合の電流−電圧特性を示したものである。第
５図に示す従来の場合には、電流−電圧特性が直
線状を呈しており、シヨツトキ特性を有していな
いことがわかる。
なく動作層２の上に直接Al金属を蒸着した従来
の場合の電流−電圧特性を示したものである。第
５図に示す従来の場合には、電流−電圧特性が直
線状を呈しており、シヨツトキ特性を有していな
いことがわかる。
以上の結果から明らかなように、動作層２とし
てのInAsおよびGaAs化合物半導体薄膜（各々約
20Åの厚み）からなる超格子層上に、InAs層の
組成を徐々にシヨツトキ接合の形状をより容易で
あるGaAsに近づくように変化させながら形成し
たInxGa1-xAsおよびGaAsからなる超格子で構成
された緩衝層３を導入することにより、実効的な
シヨツトキ障壁を高くすることができ、Alシヨ
ツトキゲート電極４と動作層２との間で良好なシ
ヨツトキ接合を得ることができる。
てのInAsおよびGaAs化合物半導体薄膜（各々約
20Åの厚み）からなる超格子層上に、InAs層の
組成を徐々にシヨツトキ接合の形状をより容易で
あるGaAsに近づくように変化させながら形成し
たInxGa1-xAsおよびGaAsからなる超格子で構成
された緩衝層３を導入することにより、実効的な
シヨツトキ障壁を高くすることができ、Alシヨ
ツトキゲート電極４と動作層２との間で良好なシ
ヨツトキ接合を得ることができる。
さらに、緩衝層３を構成する半導体薄膜の組成
を徐々に変化させることにより、格子不整に基づ
く結晶欠陥の発生を防止することができる。ま
た、動作層２および緩衝層３を超格子で構成する
ことにより、InAsとGaAsとの格子不整は約７％
と大きいにもかかわらず、InAs膜厚とGaAs膜厚
がそれぞれ約20Å以内であれば、動作層全体の格
子定数とInPの格子定数との大小関係に影響され
ることなく、動作層および緩衝層の最表面は鏡面
となる。したがつて、同一平均組成のInxGa1-x
As混晶化合物半導体薄膜の表面状態に比べ著し
く改善される。このことについては、Y.Matsui
他、Proc.Int.Con.Modulated Semiconductor
Structures（edited by H.Sakaki）、Kyoto、418
（1985）において報告されている。
を徐々に変化させることにより、格子不整に基づ
く結晶欠陥の発生を防止することができる。ま
た、動作層２および緩衝層３を超格子で構成する
ことにより、InAsとGaAsとの格子不整は約７％
と大きいにもかかわらず、InAs膜厚とGaAs膜厚
がそれぞれ約20Å以内であれば、動作層全体の格
子定数とInPの格子定数との大小関係に影響され
ることなく、動作層および緩衝層の最表面は鏡面
となる。したがつて、同一平均組成のInxGa1-x
As混晶化合物半導体薄膜の表面状態に比べ著し
く改善される。このことについては、Y.Matsui
他、Proc.Int.Con.Modulated Semiconductor
Structures（edited by H.Sakaki）、Kyoto、418
（1985）において報告されている。
上記のように表面状態が改善されるということ
は、ゲート電極金属の接合界面が平坦になること
であり、良好なシヨツトキ接合が形成される要因
の１つとなる。
は、ゲート電極金属の接合界面が平坦になること
であり、良好なシヨツトキ接合が形成される要因
の１つとなる。
また、ソース電極５およびドレイン電極６の形
成については、動作層２および緩衝層３を構成す
る化合物半導体薄膜が約20Å以下の厚みで形成さ
れているので、従来から汎用されている合金加熱
処理を施すことによりオーミツク接合電極を形成
させることができた。すなわち、電極を構成する
元素が自然に拡散し、ソース電極５およびドレイ
ン電極６の真下の動作層および緩衝層の領域のみ
が合金化してしまうので、従来通りの良好なオー
ミツク接合を形成させることができた。
成については、動作層２および緩衝層３を構成す
る化合物半導体薄膜が約20Å以下の厚みで形成さ
れているので、従来から汎用されている合金加熱
処理を施すことによりオーミツク接合電極を形成
させることができた。すなわち、電極を構成する
元素が自然に拡散し、ソース電極５およびドレイ
ン電極６の真下の動作層および緩衝層の領域のみ
が合金化してしまうので、従来通りの良好なオー
ミツク接合を形成させることができた。
この結果、従来のMISFETで問題とされてい
る、結晶構造が異なる絶縁物層と動作層との界面
で発生する準位の数と比較して、ゲート電極部分
における界面準位が著しく少ないFETを得るこ
とができた。
る、結晶構造が異なる絶縁物層と動作層との界面
で発生する準位の数と比較して、ゲート電極部分
における界面準位が著しく少ないFETを得るこ
とができた。
また、従来のJFETにおいて問題となる、ｐ型
不純物固相内拡散に起因する動作層の厚みの制御
性の困難さを解消することができ、ｐ−ｎ接合に
おける十分な耐圧を得るために、動作層としてバ
ンドギヤツプが大きい半導体材料を使用する必要
性を解消することができた。
不純物固相内拡散に起因する動作層の厚みの制御
性の困難さを解消することができ、ｐ−ｎ接合に
おける十分な耐圧を得るために、動作層としてバ
ンドギヤツプが大きい半導体材料を使用する必要
性を解消することができた。
さらに、絶縁物層、p+半導体層を介在させて
ゲート電極を形成し、ソース電極、ドレイン電極
を形成する場合に上記絶縁物層、p+半導体層を
選択的に除去する従来のFETと比較して、作製
工程を簡素化することができた。
ゲート電極を形成し、ソース電極、ドレイン電極
を形成する場合に上記絶縁物層、p+半導体層を
選択的に除去する従来のFETと比較して、作製
工程を簡素化することができた。
なお、この発明は上記の実施例に限定されるも
のではなく、たとえば、動作層としてInxGa1-x
As（0.7≦ｘ≦1.0）とInxGa1-xAs（０≦ｘ≦0.3）
の薄膜周期構造や、InxGa1-xAsとInyAl1-yAsの
薄膜同期構造、（AlxGa1-x）yIn1-yAsと（Alx
Ga1-x）yIn1-ySbの薄膜周期構造とすることができ
る。
のではなく、たとえば、動作層としてInxGa1-x
As（0.7≦ｘ≦1.0）とInxGa1-xAs（０≦ｘ≦0.3）
の薄膜周期構造や、InxGa1-xAsとInyAl1-yAsの
薄膜同期構造、（AlxGa1-x）yIn1-yAsと（Alx
Ga1-x）yIn1-ySbの薄膜周期構造とすることができ
る。
また、上記の実施例では、InAsとGaAsという
２種類を用いたが、たとえばInAs、In0.53Ga0.47
AsおよびGaAsというように、３種類またはそれ
以上の種類の化合物半導体薄膜を用いて周期構造
を形成し、動作層とすることもできる。
２種類を用いたが、たとえばInAs、In0.53Ga0.47
AsおよびGaAsというように、３種類またはそれ
以上の種類の化合物半導体薄膜を用いて周期構造
を形成し、動作層とすることもできる。
さらに、ゲート電極金属として、Al以外に、
Ti、Au、Ｗシリサイドなどを用いることができ
る。
Ti、Au、Ｗシリサイドなどを用いることができ
る。
さらには、エピタキシヤル成長法としても、分
子線エピタキシヤル成長法、有機金属成長法、気
相エピタキシヤル成長法等、10数Åの薄膜をエピ
タキシヤル成長させ得るものであればよく、その
他この発明の要旨を変更しない範囲内において、
種々の設計変更を施すことが可能である。
子線エピタキシヤル成長法、有機金属成長法、気
相エピタキシヤル成長法等、10数Åの薄膜をエピ
タキシヤル成長させ得るものであればよく、その
他この発明の要旨を変更しない範囲内において、
種々の設計変更を施すことが可能である。
［発明の効果］
以上説明したように、この発明では、動作層で
ある薄膜多層周期構造とゲート電極との間にシヨ
ツトキ接合の形成を容易にする緩衝層を導入する
ことにより、動作層として使用することができる
半導体材料の選択範囲を著しく拡大することがで
き、また界面準位が少ないシヨツトキゲート電極
を形成することができ、さらには不純物拡散の制
御を不要とし、作製工程を簡素化することができ
るという特有の効果を奏する。
ある薄膜多層周期構造とゲート電極との間にシヨ
ツトキ接合の形成を容易にする緩衝層を導入する
ことにより、動作層として使用することができる
半導体材料の選択範囲を著しく拡大することがで
き、また界面準位が少ないシヨツトキゲート電極
を形成することができ、さらには不純物拡散の制
御を不要とし、作製工程を簡素化することができ
るという特有の効果を奏する。
第１図は、この発明のFETの一実施例を示す
断面図である。第２図は、実施例において作製し
たFETの動作層とゲート電極間の電流−電圧特
性を示す図である。第３図は、従来のMISFET
を示す断面図である。第４図は、従来のJFETを
示す断面図である。第５図は、動作層上に直接
Al金属を蒸着させる従来のFETにおける動作層
とゲート電極間の電流−電圧特性を示す図であ
る。 図において、１は半絶縁性半導体基板、２は動
作層、３は緩衝層、４はシヨツトキゲート電極を
示す。
断面図である。第２図は、実施例において作製し
たFETの動作層とゲート電極間の電流−電圧特
性を示す図である。第３図は、従来のMISFET
を示す断面図である。第４図は、従来のJFETを
示す断面図である。第５図は、動作層上に直接
Al金属を蒸着させる従来のFETにおける動作層
とゲート電極間の電流−電圧特性を示す図であ
る。 図において、１は半絶縁性半導体基板、２は動
作層、３は緩衝層、４はシヨツトキゲート電極を
示す。
Claims (1)
- 【特許請求の範囲】 １ 半絶縁性半導体基板上に、２種以上の異なる
組成の化合物半導体薄膜を交互に周期的に積層し
てなる超格子を動作層として形成した電界効果ト
ランジスタにおいて、 シヨツトキ電極と動作層の間に超格子により構
成される緩衝層を設け、この緩衝層を構成するそ
れぞれの化合物半導体薄膜の組成を、前記動作層
である超格子を構成するそれぞれの化合物半導体
の組成から、シヨツトキ接合がより容易になるよ
うな化合物半導体の組成へと、動作層からシヨツ
トキ電極に向かい段階的にまたは連続的に変化さ
せたことを特徴とする、電界効果トランジスタ。 ２ 前記動作層である超格子を構成する化合物半
導体がInxGa1-xAs（０≦ｘ≦0.3）およびInxGa1-x
As（0.7≦ｘ≦1.0）であり、シヨツトキ接合の形
成がより容易になる化合物半導体がGaAs（ｘ＝
０）であることを特徴とする、特許請求の範囲第
１項記載の電界効果トランジスタ。 ３ 前記動作層である超格子を構成する化合物半
導体がGaAsおよびInAsであり、シヨツトキ接合
の形成がより容易になる化合物半導体がGaAsで
あることを特徴とする、特許請求の範囲第１項記
載の電界効果トランジスタ。 ４ 前記動作層である超格子を構成する化合物半
導体がInxGa1-xAsおよびInyAl1-yAsであり、シ
ヨツトキ接合の形成がより容易になる化合物半導
体がGaAs（ｘ＝０）またはAlAs（ｙ＝０）である
ことを特徴とする、特許請求の範囲第１項記載の
電界効果トランジスタ。 ５ 前記動作層である超格子を構成する化合物半
導体がInxGa1-xAsおよびInyAl1-yAsであり、シ
ヨツトキ接合の形成がより容易になる化合物半導
体がGaAs（ｘ＝０）またはInyAl1-yAs（０≦ｙ≦
0.5）であることを特徴とする、特許請求の範囲
第１項記載の電界効果トランジスタ。 ６ 前記動作層である超格子を構成する化合物半
導体が（AlxGa1-x）yIn1-yAsおよび（AlxGa1-x）y
In1-ySbであり、シヨツトキ接合の形成がより容
易になる化合物半導体がAlxGa1-xAs（ｙ＝０）ま
たはAlxGa1-xSb（ｙ＝０）であることを特徴とす
る、特許請求の範囲第１項記載の電界効果トラン
ジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29210886A JPS63143871A (ja) | 1986-12-08 | 1986-12-08 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29210886A JPS63143871A (ja) | 1986-12-08 | 1986-12-08 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63143871A JPS63143871A (ja) | 1988-06-16 |
| JPH0261148B2 true JPH0261148B2 (ja) | 1990-12-19 |
Family
ID=17777649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29210886A Granted JPS63143871A (ja) | 1986-12-08 | 1986-12-08 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63143871A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2786327B2 (ja) * | 1990-10-25 | 1998-08-13 | 三菱電機株式会社 | ヘテロ接合電界効果トランジスタ |
-
1986
- 1986-12-08 JP JP29210886A patent/JPS63143871A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63143871A (ja) | 1988-06-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |