JPS62283675A - 半導体装置及び製造方法 - Google Patents

半導体装置及び製造方法

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JPS62283675A
JPS62283675A JP61125736A JP12573686A JPS62283675A JP S62283675 A JPS62283675 A JP S62283675A JP 61125736 A JP61125736 A JP 61125736A JP 12573686 A JP12573686 A JP 12573686A JP S62283675 A JPS62283675 A JP S62283675A
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  • Junction Field-Effect Transistors (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明は、化合物半導体へのショトキ−接合の形成方法
に関する。特に、ショトキ−障壁高さの低い材料の上に
ショトキ−障壁高さの高い材料をペテロ接合で形成し、
その界面転位をパシベーションしてリーク電流を低減す
る方法に関する。
〔従来の技術〕
ＩｎＰ基板に格子整合したＩｎｘＧａｔ−ｘＡｓｙＰｚ
−ｙ混晶、中でも（ＩｎＧａ）Ａｓ３元混晶は、室温の
移動度が８０００ｉ　／　ｖ、ｓｅｃと大きく、高速Ｆ
ＥＴ用材料として期待されるが、良好なショトキ−接合
が形成できないため、その表面に、格子接合した（Ｉｎ
ＡΩ）Ａｓを成長させて、この上にショトキ−接合を作
る方法が用いられてきた（第２図およびＨ，ｏｈｎｏ他
、アイ−・イー・イー−イー、エレクトロン　デバイス
　レター第ＥＤＬ−１巻、第１５４頁、１９８０年（Ｉ
ＥＥＥ、Ｅｌｅｃｔｒｏｎ　ｄｅｖｉｃｅＬａｔｔ、Ｖ
ｏｌ、ＥＤＬ　−１、ｐ　、　１５４．１９８０）参照
。
しかし、このＩｎＡ　（Ｉ　ＡｓはＡ　Ｑ　Ａｓのモル
比が０．５であるため、きわめて酸化されやすいこと、
およびショトキ−障壁高さが０．６Ｖ　と余り高くない
こと、の２つの欠点を有する。
〔発明が解決しようとする問題点〕
これに対して、最近、第３図に示したような、ＩｎＰ基
板と大きく格子定数の異なるＱ　ａ　Ａ　ｓの薄膜をＩ
ｎＧａＡｓ上に成長させたＦＥＴが試作された。
しかし、この場合、格子不整が４％もあるために約４０
０Å以上の厚い膜は良い表面が得られず。
また界面にきわめて高密度の転位網が存在するために、
転位を通じてリーク電流が流れてしまい。
ＦＥＴのゲート電極として十分な特性は得られていない
（Ｃ、Ｙ　、Ｃｈｓｎ他、アプライドフィジックス　レ
ター第４６巻、　１９８５年、第１１４５号（Ａｐｐｌ
。
Ｐｈｙｓ、Ｌｅｔｔ、Ｖｏｌ４６　　（１９８５）Ｐ、
１１４５）およびｃ、ｙ。
Ｃｈｓｎ　　他、アイ−・イー・イー・イー、エレクト
ロン　デバイス　レター第ＥＤＬ−６巻、　１９８５年
。
第２０頁（ＩＥＥＥ、ｆＥｌｅｃｔｒｏｎ　ｄｅｖｉｃ
ｅ、Ｌａｔｔ、ＶｏｌＥＤＬ　−６（１９８５）　ｐ、
　２０）参照。
〔発明が解決しようとする問題点〕
上記従来技術は、素子の安定性や特性の向上について配
慮がなされていなかった０本発明の目的は基板と格子整
合しないがショトキ−障壁の大きい材料を用いて、かつ
リーク電流をなくすことにより材料選択の範囲が広がり
素子作成上の大きな利点を有する半導体装置および製造
方法を提供することにある。
〔問題点を解決するための手段〕
上記目的は、ＩｎＧａＡｓ上のＧａＡｓの例でいうと。
ＧａＡｓをまず５０人〜１００人成長したのち、一旦成
長を中断して、成長表面にＳｉ等のドナー不純物を吸着
せしめたのち、再び成長を開始し、膜の表面もホロジー
が劣化する限界の〜４００人までの厚さで成長を停止さ
せることにより達成される。このようにすると、はじめ
の５０〜１００人の成長層内にすでに高密度に発生した
転位網に対して、Ｓｉ等の不純物は転位のまわりに選択
的に吸着あるいはゲッタリングされ、一般にアクセプタ
として働く転位芯の電荷をドナーが中和させることによ
り、成長層内にできた局所的なバンドの曲りを元に戻す
ことになり、これがリーク電流を下げる方向に作用する
。
また、不純物としてはＧｅも適用でき、半導体の種類に
よってはその他の原子も適用できる。
〔作用〕
成長膜としては、ＱａＡｓ（ショトキ−障壁高さ〜０．
８ｅＶ）でなくても、さらに障壁高さの高いＡ　ｎ　ｚ
Ｇａｚ−ｚＡｓを用いてもよい。Ｏ＜　ｚ　＜　０　、
５で障壁高さは０．８ｅＶから１．２ｅＶまで連続的に
増加する。ＡｌＡｓのモル比が０．５をこえると、Ｉｎ
Ａ　Ｑ　Ａｓの第２図の場合と同様に表面酸化がおこり
やすくなる。成長を中断したのち、不純物を表面に吸着
もしくはイオン打込みを行ったのち、再成長で不純物を
うめこむというドーピングの方法単なるドーピング方法
の１つとして作用しているのではなく、下地の膜内に存
在している高密度転位網に対してそれを不活性化させる
バンベージョンとして作用している点が大きな特徴であ
る。成長中断は必ずしも一回でなくてもよく、〜１００
人成長するごとにくり返せばさらに有効になるが、余り
高濃度になると、ドーピング効率によりショトキ−障壁
のみかけの高さが低下するため、ショトキ−電極側はで
きるだけアンドープ領域を厚くとった方が有利である。
〔実施例〕
以下、本発明の実施例を第１図により説明する。
半絶縁性ＦａドープＩｎＰ基板１を、ブロム−メタノー
ル及び硫酸二過酸化水素：水＝４：１：１（体積比）で
エツチングしたのち、成長温度６４０℃のＭＯＣＶＤ法
により、バッファアンドープＩ　ｎ　Ｐ　２〜３０００
人、ｎドープＩｎＧａＡｓ　（ｎ　〜Ｉ　Ｘ１０１７ａ
＋＋−８）３を１５００人、成長し、つづいてアンドー
プＧ　ａ　Ａ　ｓ　４を１００人成長する、ここで成長
を中断し、アルシンは流しなからＳｎをジシランとして
供給しそアンドープＧ　ａ　Ａ　ｓ　４の表面に１原子
層以下のＳｉ層４２が吸着する程度の電流したのち、再
びＧ　ａ　Ａ　ｓ　４３の成長を開始して。
Ｇ　ａ　Ａ　ｓ全体の厚み〜４００人とする。このあと
、通常のＦＥＴ作成工程により、ＡｎＧａ／Ｎｉ／Ａｎ
のオーミック電極によりソース、ドレインをまたＡＱ／
　Ｔ　ｉのショトキ−電極によりゲートを形成し静特性
を測定した。これと比較するため、半絶縁性ＧａＡｓ上
に、ｎ−ＧａＡｓ（ｎ〜１Ｘ１０１７ａ＋＋−”。
１５００人）をＭＯＣＶＤで成長して全く同じプロセス
でＦＥＴを作成したところ、ゲートのリーク電流に関し
ては両者共はとんど同様の性能が得られ、本発明の方法
によれば、ＧａＡｓのＭＥＳＦＥＴと同等のＩｎＧａＡ
ｓ系ＭＥＳＦＥＴを作成可能なことが示された。
また、ＭＢＥ法で第１図と同様の成長を行ったものにつ
いても、やはりリーク電流のない良好なＦＥＴ特性を得
た。
また、薄層４１，４２，４３からなる半導体層を多数積
層しても同様の特性が得られた。
さらに、ＧａＡｓの代わりに、Ａ　Ｑ　ｚＧａｔ−ｚＡ
ｓ（０＜Ｚ＜０．５）を用いた場合にも、ショトキ−障
壁　４高さの向上に対応したリーク電流の低減傾向がみ
られた。
以上はＩｎＧａＡｓへのショトキ−形成の場合であった
が、本発明の方法は、一般に、ショトキ−障壁高さの低
い材料に対して、ＧａＡｓ等の、ショトキ−障壁高さの
高い材料をごく薄く成長する任意の場合にも同様に適用
しつる。
不純物としてはＧｅを用いても同様の結果を得た。
また、不純物の吸着法としてはＳｉの分子線エピタキシ
法を用いて本発明の実施ができた。
〔発明の効果〕
以上のべてきたように１本発明によれば、素子の動作層
と、ショトキ−形成材料との間に必ずしも格子整合のと
れている必要がないために、それぞれ最適の材料の組合
わせを用いることができ。
ＦＥＴその他ショトキー接合を用いる素子全般に対して
性能向上と設計の自由度拡大を与えるものである。
【図面の簡単な説明】
第１図は本発明の歪キャップ層中にドナーを原子層ドー
ピングして界面転位をパッシベーションした構造のＦＥ
Ｔの例を示す図、第２図は従来の、ＩｎＡ　ｎ　Ａｓを
キャップ層に用いたＦＥＴの例を示す図、第３図は従来
のＧａＡｓを歪キャップ層に用いたＦＥＴの例を示す図
である６ 奉　７　日 第　２　国 事　３　口

Claims (1)

  1. 【特許請求の範囲】 １、第１の化合物半導体上に、結晶成長法にて形成した
    、格子定数が該第１の化合物半導体と異なる第２の化合
    物半導体でなる薄膜を有する半導体装置において、該第
    ２の化合物半導体薄膜が多層の該第２の化合物半導体で
    なる薄層からなり、該第２の化合物半導体でなる薄層の
    間に不純物原子吸着層を少なくとも１層を有することを
    特徴とする半導体装置。 ２、前記多層が２層であることを特徴とする特許請求の
    範囲第１項記載の半導体装置。 ３、前記第１の化合物半導体がＩｎＰと格子整合した（
    Ｉｎ＿ｘＧａ＿１＿−＿ｘ）（Ａｓ＿ｙＰ＿１＿−＿ｙ
    ）四元混晶（０≦ｘ、ｙ≦１）、前記第２の化合物半導
    体が（Ｇａ＿ｚＡｌ＿１＿−＿ｚ）Ａｓ（０≦ｚ≦０．
    ５）および前記不純物がＳｉであることを特徴とする特
    許請求の範囲第１項記載の半導体装置。 ４、前記第２の化合物半導体薄膜を構成する多層の前記
    薄膜のうち、前記第１の化合物半導体から最も離れた位
    置にある前記薄層の厚さが ４００Å以下、その他の該薄層の厚さが５０〜１００Å
    であることを特徴とする特許請求の範囲第１項記載の半
    導体装置。 ５、上記第１の化合物半導体がＩｎＰ格子整合した（Ｉ
    ｎＧａ）Ａｓであることを特徴とする特許請求の範囲第
    １および４項記載の半導体装置。 ６、前記第２の化合物半導体がＧａＡｓであることを特
    徴とする特許請求の範囲第１および４項記載の半導体装
    置。 ７、前記第２の化合物半導体がＧａ＿ｚＡｌ＿１＿−＿
    ｚＡｓ（０≦ｚ≦０．５）であることを特徴とする特許
    請求の範囲第１および４項記載の半導体装置。 ８、第１の化合物半導体上に、格子定数が該第１の化合
    物半導体と異なる第２の化合物半導体でなる薄膜を結晶
    成長法にて形成する半導体装置の製造方法において、該
    第２の化合物半導体でなる第１の薄層を形成する工程、
    該第１の薄層の表面に、不純物原子を吸着させる工程お
    よび第１の薄層の上に該第２の化合物半導体でなる第２
    の薄層を形成する工程を少なくとも有する半導体装置の
    製造方法。
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