JPH0464159A - データ転送制御方式 - Google Patents
データ転送制御方式Info
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- JPH0464159A JPH0464159A JP17501190A JP17501190A JPH0464159A JP H0464159 A JPH0464159 A JP H0464159A JP 17501190 A JP17501190 A JP 17501190A JP 17501190 A JP17501190 A JP 17501190A JP H0464159 A JPH0464159 A JP H0464159A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技術と発明が解決しようとする課題課題を解決す
るための手段 作用 実施例 発明の効果 〔概要〕 メモリ、プロセサ、及び、ダイレクトメモリアクセス（
ＤＭＡ）制御装置を備えた情報処理装置において、フレ
ーム単位に、該メモリ上の連続したデータをダイレクト
メモリアクセス（ＤＭＡ）でリードしてデータ転送する
方式に関し、 ダイレクトメモリアクセス（ＤＭＡ）制御装置のターン
アラウンド時間を短くして、データ転送効率を向上させ
、アンダーフローの発生を少なくすることを目的とし、 該プロセサとダイレクトメモリアクセス（ＤＭＡ）制御
装置との間に、該ダイレクトメモリアクセス（ＤＭＡ）
制御装置からのダイレクトメモリアクセス（ＤＭＡ）
リード要求時に、ダイレクトメモリアクセス（ＤＭＡ
）アドレスを保持して、上記プロセサに対して、ダイレ
クトメモリアクセス（ＤＭＡ） リード動作を実行す
る機構と、該プロセサから読出されたデータを保持する
機構と、そのデータをダイレクトメモリアクセス（ＤＭ
Ａ）制御装置に出力する機構と、上記保持したダイレク
トメモリアクセス（ＤＭＡ）アドレスを１番地加算して
、次のダイレクトメモリアクセス（ＤＭＡ）制御装置か
らのリード要求に先立って、該加算したアドレスのダイ
レクトメモリアクセス（ＤＭＡ）リード動作を実行する
機構と。
るための手段 作用 実施例 発明の効果 〔概要〕 メモリ、プロセサ、及び、ダイレクトメモリアクセス（
ＤＭＡ）制御装置を備えた情報処理装置において、フレ
ーム単位に、該メモリ上の連続したデータをダイレクト
メモリアクセス（ＤＭＡ）でリードしてデータ転送する
方式に関し、 ダイレクトメモリアクセス（ＤＭＡ）制御装置のターン
アラウンド時間を短くして、データ転送効率を向上させ
、アンダーフローの発生を少なくすることを目的とし、 該プロセサとダイレクトメモリアクセス（ＤＭＡ）制御
装置との間に、該ダイレクトメモリアクセス（ＤＭＡ）
制御装置からのダイレクトメモリアクセス（ＤＭＡ）
リード要求時に、ダイレクトメモリアクセス（ＤＭＡ
）アドレスを保持して、上記プロセサに対して、ダイレ
クトメモリアクセス（ＤＭＡ） リード動作を実行す
る機構と、該プロセサから読出されたデータを保持する
機構と、そのデータをダイレクトメモリアクセス（ＤＭ
Ａ）制御装置に出力する機構と、上記保持したダイレク
トメモリアクセス（ＤＭＡ）アドレスを１番地加算して
、次のダイレクトメモリアクセス（ＤＭＡ）制御装置か
らのリード要求に先立って、該加算したアドレスのダイ
レクトメモリアクセス（ＤＭＡ）リード動作を実行する
機構と。
上記保持しているダイレクトメモリアクセス（ＤＭＡ）
制御装置からのダイレクトメモリアクセス（ＤＭＡ）ア
ドレスと、現在、ダイレクトメモリアクセス（ＤＭＡ）
リード動作を行っているアドレスを比較する機構を備え
て、ダイレクトメモリアクセス（ＤＭＡ）制御装置から
のダイレクトメモリアクセス（ＤＨＡ） リード要求が
出る前に、そのアドレスのリード動作を先行して開始し
ておくように構成する。
制御装置からのダイレクトメモリアクセス（ＤＭＡ）ア
ドレスと、現在、ダイレクトメモリアクセス（ＤＭＡ）
リード動作を行っているアドレスを比較する機構を備え
て、ダイレクトメモリアクセス（ＤＭＡ）制御装置から
のダイレクトメモリアクセス（ＤＨＡ） リード要求が
出る前に、そのアドレスのリード動作を先行して開始し
ておくように構成する。
本発明は、メモリ、プロセサ、及び、ダイレクトメモリ
アクセス（ＤＭＡ）制御装置を備えた情報処理装置にお
いて、該メモリ上の連続したデータをリードしてデータ
転送する方式に関する。
アクセス（ＤＭＡ）制御装置を備えた情報処理装置にお
いて、該メモリ上の連続したデータをリードしてデータ
転送する方式に関する。
データ伝送をフレームを単位として行うといった、メモ
リの連続領域を読出して、ダイレクトメモリアクセス方
式で転送するような通信用のダイレクトメモリアクセス
（以下、ＤＭＡという）制御装置を用いた情報処理装置
の分野においては、通信制御装置の通信速度の向上と９
回線数の増大化が図られている。
リの連続領域を読出して、ダイレクトメモリアクセス方
式で転送するような通信用のダイレクトメモリアクセス
（以下、ＤＭＡという）制御装置を用いた情報処理装置
の分野においては、通信制御装置の通信速度の向上と９
回線数の増大化が図られている。
一方、該情報処理装置側でのデータ転送能力には限界が
ある為、各ＤＭＡ制御装置でのＤＭＡリード動作におい
て、フレーム内のデータに欠落が生じ、通信制御装置に
対して、所謂、アンダーフローが発生することがあり、
ユーザに対するサービスが低下する問題がある。
ある為、各ＤＭＡ制御装置でのＤＭＡリード動作におい
て、フレーム内のデータに欠落が生じ、通信制御装置に
対して、所謂、アンダーフローが発生することがあり、
ユーザに対するサービスが低下する問題がある。
従って、ＤＭＡ方式によるデータ転送においても、該フ
レーム内のデータの欠落、即ち、アンダーフローの起こ
ることの少ないデータ転送方式が要求される。
レーム内のデータの欠落、即ち、アンダーフローの起こ
ることの少ないデータ転送方式が要求される。
〔従来の技術と発明が解決しようとする課題〕第３図は
、従来のデータ転送制御方式を説明する図であり、（ａ
）はシステムの構成例を示し、（ｂ）は動作タイムチャ
ートを示している。
、従来のデータ転送制御方式を説明する図であり、（ａ
）はシステムの構成例を示し、（ｂ）は動作タイムチャ
ートを示している。
本図（ａ）のように、通信用のＤＭＡＩＩＩ御装置３を
備えた情報処理装置においては、複数のＤＭＡ制御装ｆ
３がプロセサ２に接続されている。
備えた情報処理装置においては、複数のＤＭＡ制御装ｆ
３がプロセサ２に接続されている。
この場合のデータ転送動作は以下のようにして行われる
。
。
ここで、ＤＭＡ制御装置３は、図示されていない通信制
御装置からのＤＭＡリード／ライト要求に対して、先頭
のメモリアドレス、転送バイト数。
御装置からのＤＭＡリード／ライト要求に対して、先頭
のメモリアドレス、転送バイト数。
プロセサ２からのリード／ライトデータをバッファリン
グするレジスタ等を備えていて、該通信制扉装置からの
り一ド／ライト要求があると、自律的に、リード／ライ
トアドレスを生成して、プロセサ２に読み出しくリード
）／書き込み（ライト）要求を出力する。
グするレジスタ等を備えていて、該通信制扉装置からの
り一ド／ライト要求があると、自律的に、リード／ライ
トアドレスを生成して、プロセサ２に読み出しくリード
）／書き込み（ライト）要求を出力する。
このとき、該リード／ライト要求が、プロセサ２と、該
ＤＭＡ［Ｗ装置との間のパスネックによって、滞った場
合には、前述のリードデータの欠落（アンダーフロー）
なり、ライトデータの欠落（オーバフロー）が発生し、
再送処理に入ることになる。
ＤＭＡ［Ｗ装置との間のパスネックによって、滞った場
合には、前述のリードデータの欠落（アンダーフロー）
なり、ライトデータの欠落（オーバフロー）が発生し、
再送処理に入ることになる。
然し、リードのときには、該パスネック以外の問題で、
前述のアンダーフローが生じることがある。
前述のアンダーフローが生じることがある。
以下、その動作を詳細に説明する。
先ず、■ ＤＭＡのアクセス権を得たＤＭＡ制御装置３
はプロセサ２に読み出しアドレス（Ａ＋◎。
はプロセサ２に読み出しアドレス（Ａ＋◎。
〜）を出力してメモリ１の読み出しを依鯨する。
■ プロセサ２はそのアドレスのメモリ１を読み出して
、ＤＭＡ１１１１Ｉ装置、３にその読出しデータ（Ｄｏ
ｏ、〜）を出力する。
、ＤＭＡ１１１１Ｉ装置、３にその読出しデータ（Ｄｏ
ｏ、〜）を出力する。
■ ＤＭＡ１ｉｌＪＩＩＩ装置３は読出しデータを受は
取る。
取る。
■ これを連続してデータの転送を行う。
このときの動作タイムチャートを示したものが、（ｂ）
図である。
図である。
通信用のＤＭＡ制御装ｆ（デバイス）３は、通常内部に
送信バッファがあり、このバッファから一定の通信速度
で送信が行われるので、送信が開始されると、この送信
バッファが空にならないように、メモリ１からデータを
供給し続けなければならない。
送信バッファがあり、このバッファから一定の通信速度
で送信が行われるので、送信が開始されると、この送信
バッファが空にならないように、メモリ１からデータを
供給し続けなければならない。
従って、バッファが空になってしまうと送信データがと
ぎれてしまい、該当フレームのデータに欠落が生じ、通
信制御装置へのデータ送信ができなくなる。これを、前
述のように、アンダーフローといい、再送処理が必要と
なり、ユーザへのサービスが低下してしまう。
ぎれてしまい、該当フレームのデータに欠落が生じ、通
信制御装置へのデータ送信ができなくなる。これを、前
述のように、アンダーフローといい、再送処理が必要と
なり、ユーザへのサービスが低下してしまう。
従来技術では、Ｄ Ｍ Ａ １制御装置３のリード要求
がでてからメモリ１を読み出すようになっているが、（
ａ）図に示したように、複数のＤＭＡ制御装置３などが
同時に動作していると、１つのＤＭＡ制御制御装定３い
て、該ＤＭＡができるアクセス回数が制限される。
がでてからメモリ１を読み出すようになっているが、（
ａ）図に示したように、複数のＤＭＡ制御装置３などが
同時に動作していると、１つのＤＭＡ制御制御装定３い
て、該ＤＭＡができるアクセス回数が制限される。
又、プロセサ２のメモリｌの読出しに時間がかかったり
していると、ＤＭＡ制御装置３がアドレス（Ａ、ｏ、〜
）を出力してから読み出しデータ（Ｄｏ。、〜）をうけ
とるまでのターンアラウンド時間がかかり、該ＤＭＡの
効率が悪（なるのでフレームの送信時にアンダーフロー
が発生しやすいという問題がある。
していると、ＤＭＡ制御装置３がアドレス（Ａ、ｏ、〜
）を出力してから読み出しデータ（Ｄｏ。、〜）をうけ
とるまでのターンアラウンド時間がかかり、該ＤＭＡの
効率が悪（なるのでフレームの送信時にアンダーフロー
が発生しやすいという問題がある。
尚、ライト動作のときには、通信制御装置からのフレー
ム受信に対応して、ＤＭＡ＠ｆｍ装置３がプロセサ２に
ライト動作要求を行うだけで、該ライト動作要求に対す
るプロセサ２からの応答を待つ必要がない為、前述のフ
レームネック以外で、オーバフローを起こすことはない
。
ム受信に対応して、ＤＭＡ＠ｆｍ装置３がプロセサ２に
ライト動作要求を行うだけで、該ライト動作要求に対す
るプロセサ２からの応答を待つ必要がない為、前述のフ
レームネック以外で、オーバフローを起こすことはない
。
本発明は上記従来の欠点に鑑み、メモリ、プロセサ、及
び、ダイレクトメモリアクセス（ＤＭＡ）制御装置を備
えた情報処理装置において、フレームを単位として該メ
モリ上の連続したデータをリードする際、ダイレクトメ
モリアクセス（ＤＭＡ）制御装置のターンアラウンド時
間を短くして、データ転送効率を向上させ、アンダーフ
ローの発生を少なくすることができるデータ転送方式を
提供することを目的とするものである。
び、ダイレクトメモリアクセス（ＤＭＡ）制御装置を備
えた情報処理装置において、フレームを単位として該メ
モリ上の連続したデータをリードする際、ダイレクトメ
モリアクセス（ＤＭＡ）制御装置のターンアラウンド時
間を短くして、データ転送効率を向上させ、アンダーフ
ローの発生を少なくすることができるデータ転送方式を
提供することを目的とするものである。
第１図は本発明の原理構成図である。
上記の問題点は下記の如くに構成したデータ転送方式に
よって解決される。
よって解決される。
メモリ１．プロセサ２．及び、ダイレクトメモリアクセ
ス（ＤＭＡ）制御装置３を備えた情報処理装置において
、フレーム単位で該メモリ１上の連続したデータをリー
ドしてデータ転送する方式であって％ 該プロセサ２とダイレクトメモリアクセス（ＤＭＡ）制
御装置３との間に、 該ダイレクトメモリアクセス（ＤＭＡ）制御装置３から
のダイレクトメモリアクセス（ＤＭＡ） リード要求
時に、ダイレクトメモリアクセス（ＤＭＡ）アドレスを
保持して、上記プロセサ２に対して、ダイレクトメモリ
アクセス（ＤＭＡ） リード動作を実行する機構４１
，４２．４３．４４と。
ス（ＤＭＡ）制御装置３を備えた情報処理装置において
、フレーム単位で該メモリ１上の連続したデータをリー
ドしてデータ転送する方式であって％ 該プロセサ２とダイレクトメモリアクセス（ＤＭＡ）制
御装置３との間に、 該ダイレクトメモリアクセス（ＤＭＡ）制御装置３から
のダイレクトメモリアクセス（ＤＭＡ） リード要求
時に、ダイレクトメモリアクセス（ＤＭＡ）アドレスを
保持して、上記プロセサ２に対して、ダイレクトメモリ
アクセス（ＤＭＡ） リード動作を実行する機構４１
，４２．４３．４４と。
該プロセサ２から読出されたデータを保持する機構４６
゜ そのデータをダイレクトメモリアクセス（ＤＭＡ）制御
装置３に出力する機構４２と。
゜ そのデータをダイレクトメモリアクセス（ＤＭＡ）制御
装置３に出力する機構４２と。
上記保持したダイレクトメモリアクセス（ＤＭＡ）アド
レスを１番地加算して、次のダイレクトメモリアクセス
（ＤＭＡ）制御装置３からのリード要求に先立って、該
加算したアドレスのダイレクトメモリアクセス（ＤＭＡ
）リード動作を実行する機構４３゜４１と。
レスを１番地加算して、次のダイレクトメモリアクセス
（ＤＭＡ）制御装置３からのリード要求に先立って、該
加算したアドレスのダイレクトメモリアクセス（ＤＭＡ
）リード動作を実行する機構４３゜４１と。
上記保持しているダイレクトメモリアクセス（ＤＭＡ）
制御装置３からのダイレクトメモリアクセス（Ｄ？’ｌ
Ａ）アドレスと、現在、ダイレクトメモリアクセス（Ｄ
ＭＡ） リード動作を行っているアドレスを比較する機
構４５を備えた、例えば、アドレス転送制御回路４を設
けて、 ダイレクトメモリアクセス（ＤＭＡ）制御装置３からの
ダイレクトメモリアクセス（ＤＭＡ） リード要求が
出る前に、そのアドレスのリード動作を先行して開始し
ておくように構成する。
制御装置３からのダイレクトメモリアクセス（Ｄ？’ｌ
Ａ）アドレスと、現在、ダイレクトメモリアクセス（Ｄ
ＭＡ） リード動作を行っているアドレスを比較する機
構４５を備えた、例えば、アドレス転送制御回路４を設
けて、 ダイレクトメモリアクセス（ＤＭＡ）制御装置３からの
ダイレクトメモリアクセス（ＤＭＡ） リード要求が
出る前に、そのアドレスのリード動作を先行して開始し
ておくように構成する。
即ち、本発明によれば、メモリ、プロセサ、及び、ダイ
レクトメモリアクセス（ＤＭＡ）制御装置を備えた情報
処理装置において、通常、フレーム等を送信する場合は
、送信データがメモリの連続した領域にあるので、必ず
ＤＭＡするアドレスは＋１番地ずつ加算されていく。
レクトメモリアクセス（ＤＭＡ）制御装置を備えた情報
処理装置において、通常、フレーム等を送信する場合は
、送信データがメモリの連続した領域にあるので、必ず
ＤＭＡするアドレスは＋１番地ずつ加算されていく。
この点に着目して、本発明においては、−度ＤＭＡ制御
装置がＤＭＡリード動作を行うと、即、＋１番地したア
ドレスを生成し、該生成したアドレスに基づいて、ＤＭ
Ａ制御装置から、該アドレスに対する実際のＤＭＡリー
ド要求がでる前に、上記＋１番地加算したアドレスのＤ
ＭＡリードを先行して行うようにする。
装置がＤＭＡリード動作を行うと、即、＋１番地したア
ドレスを生成し、該生成したアドレスに基づいて、ＤＭ
Ａ制御装置から、該アドレスに対する実際のＤＭＡリー
ド要求がでる前に、上記＋１番地加算したアドレスのＤ
ＭＡリードを先行して行うようにする。
従って、プロセサとＤＭＡ制御装置間の間のバスにおい
て、パスネックによるリード遅延が発生する迄、高速な
り Ｍ Ａ ＩＪ−ドを行うことができ、プロセサ側に
原因した。或いは、該ＤＭＡ制御装置の数の増大に起因
して、あるＤＭＡ制御装置からのＤ Ｍ Ａ ＋Ｊ−ド
アドレス回数が制限されること等によるアンダーフロー
の発生を低減させることができる効果がある。
て、パスネックによるリード遅延が発生する迄、高速な
り Ｍ Ａ ＩＪ−ドを行うことができ、プロセサ側に
原因した。或いは、該ＤＭＡ制御装置の数の増大に起因
して、あるＤＭＡ制御装置からのＤ Ｍ Ａ ＋Ｊ−ド
アドレス回数が制限されること等によるアンダーフロー
の発生を低減させることができる効果がある。
以下本発明の実施例を図面によって詳述する。
前述の第１図が本発明の原理構成図であり、第２図は本
発明の一実施例を示した図であり、（ａ）はアドレス転
送制御回路の構成例を示し、（ｂ）は動作タイムチャー
トを示している。
発明の一実施例を示した図であり、（ａ）はアドレス転
送制御回路の構成例を示し、（ｂ）は動作タイムチャー
トを示している。
本発明において、複数個のＤＭＡ１制御装置３が１つの
プロセサ２に接続される構成において、該ＤＭＡ１１１
１ｗ装置３と、プロセサ２との間にアドレス転送制御回
路４を設けて、該アドレス転送制御回路４において、該
ＤＭＡ制御回路３からのＤＭＡリード要求があって、プ
ロセサ２でＤＭＡリードを行う際、該ＤＭＡリードアド
レスを“＋１′しておき、次のＤＭＡ制御装置３からの
ＤＭＡリード要求に先行して、該生成したＤＭＡリード
アドレスに基づいて、プロセサ２にＤＭＡリードを行う
手段が本発明を実施するのに必要な手段である。
プロセサ２に接続される構成において、該ＤＭＡ１１１
１ｗ装置３と、プロセサ２との間にアドレス転送制御回
路４を設けて、該アドレス転送制御回路４において、該
ＤＭＡ制御回路３からのＤＭＡリード要求があって、プ
ロセサ２でＤＭＡリードを行う際、該ＤＭＡリードアド
レスを“＋１′しておき、次のＤＭＡ制御装置３からの
ＤＭＡリード要求に先行して、該生成したＤＭＡリード
アドレスに基づいて、プロセサ２にＤＭＡリードを行う
手段が本発明を実施するのに必要な手段である。
尚、企図を通して同じ符号は同じ対象物を示している。
以下、第１図を参照しながら、第２図によって、本発明
のデータ転送方式を説明する。
のデータ転送方式を説明する。
本実施例においては、前述のように、ＤＭＡ制御回路３
とプロセサ２との間に、アドレス転送制御回路４が設け
られている。
とプロセサ２との間に、アドレス転送制御回路４が設け
られている。
このアドレス転送制御回路４には、該ＤＭＡ制御装置３
からのＤＭＡリード要求時に、ＤＭＡアドレス（Ａ、。
からのＤＭＡリード要求時に、ＤＭＡアドレス（Ａ、。
、〜）を保持して、上記プロセサ２に対して、ＤＭＡリ
ード動作を実行する機構４１゜４２．４３．４４と。
ード動作を実行する機構４１゜４２．４３．４４と。
該プロセサ２から読出されたデータ（Ｄｏ。、〜）を保
持する機構（リードデータレジスタ）４６と。
持する機構（リードデータレジスタ）４６と。
そのデータをＤＭＡＩＩＩＩ装置３に出力する機構（Ｄ
ＭＡ制御回路側ＤＭＡインタフェース）４２と。
ＭＡ制御回路側ＤＭＡインタフェース）４２と。
上記保持したＤＭＡアドレス（Ａや。、〜）を１番地加
算（Ａ、。、→Ａ、、）して、次のＤＭＡ制御装置３か
らのリード要求に先立って、該加算したアドレスのＤＭ
Ａリード動作を実行する機構（ＤＭＡアドレスレジスタ
Ｂ４３．プロセサ側ＤＭＡインタフェース４１）と。
算（Ａ、。、→Ａ、、）して、次のＤＭＡ制御装置３か
らのリード要求に先立って、該加算したアドレスのＤＭ
Ａリード動作を実行する機構（ＤＭＡアドレスレジスタ
Ｂ４３．プロセサ側ＤＭＡインタフェース４１）と。
上記保持しているＤＭＡ制御装置３からの次のＤＭＡア
ドレス（Ａ ４１． 〜）と、現在、ＤＭＡリード動作
を行っているアドレス（Ａ。５．〜）を比較する機構（
アドレス比較回路）４５が備えられていて、以下のデー
タ転送動作を行う。
ドレス（Ａ ４１． 〜）と、現在、ＤＭＡリード動作
を行っているアドレス（Ａ。５．〜）を比較する機構（
アドレス比較回路）４５が備えられていて、以下のデー
タ転送動作を行う。
先ず、■ ＤＭＡ制御装置３は、上記アドレス転送制御
回路４に対してＤＭＡリード要求を行う。
回路４に対してＤＭＡリード要求を行う。
■ ＤＭＡのアクセス権を得たアドレス転送制御回路４
は、該ＤＭＡｌ１１１回路３からのＤＭＡリード要求に
基づいて、上記ＤＭＡｌｊＪｌｌ回路側ＤＭＡインタフ
ェース４２．プロセサ側ＤＭＡインタフェース４１を介
して、該プロセサ２にＤＭＡリード動作を行う、プロセ
サ２はメモリからデータ（Ｄ ｅ。、〜）を読出す。
は、該ＤＭＡｌ１１１回路３からのＤＭＡリード要求に
基づいて、上記ＤＭＡｌｊＪｌｌ回路側ＤＭＡインタフ
ェース４２．プロセサ側ＤＭＡインタフェース４１を介
して、該プロセサ２にＤＭＡリード動作を行う、プロセ
サ２はメモリからデータ（Ｄ ｅ。、〜）を読出す。
■ アドレス転送制御回路４はプロセサ２から読出され
たデータを、上記リードデータレジスタ４６に保持する
。
たデータを、上記リードデータレジスタ４６に保持する
。
このとき、上記ＤＭＡアドレスレジスタＢ ４３に設定
されている現在の（実際には、先行の）ＤＭＡ’Ｊ−ド
動作アドレス （Ａ、、、 〜）と、ＤＭＡアドレス
レジスタＡ ４４に保持されているＤＭＡ制御装置３か
らのＤＭＡリード要求（実際には、次のＤ Ｍ Ａ ＋
Ｊ−ド要求）のアドレス（Ａ＋＋、 〜）とがアドレス
比較回路４５で比較され、一致すると、上記リードデー
タレジスタ４６に保持されている、先行して読み出した
り−ドデータをＤＭＡ制御装置３に転送する。
されている現在の（実際には、先行の）ＤＭＡ’Ｊ−ド
動作アドレス （Ａ、、、 〜）と、ＤＭＡアドレス
レジスタＡ ４４に保持されているＤＭＡ制御装置３か
らのＤＭＡリード要求（実際には、次のＤ Ｍ Ａ ＋
Ｊ−ド要求）のアドレス（Ａ＋＋、 〜）とがアドレス
比較回路４５で比較され、一致すると、上記リードデー
タレジスタ４６に保持されている、先行して読み出した
り−ドデータをＤＭＡ制御装置３に転送する。
■ ＤＭＡ制御装置３はアドレス転送制御回路４からリ
ードデータを受は取る。そしてアドレス転送制御回路４
は、上記ＤＭＡアドレスレジスタＡ ４４に保持してい
るアドレスを、ＤＭＡアドレスレジスタＢ ４３に転送
し、該ＤＭＡアドレスレジスタＢ ４３において、＋Ｉ
して、ＤＭＡリード動作を、ＤＭＡ制御装置３からの次
のＤ Ｍ Ａ ＩＪ −ド要求に先行して開始する。
ードデータを受は取る。そしてアドレス転送制御回路４
は、上記ＤＭＡアドレスレジスタＡ ４４に保持してい
るアドレスを、ＤＭＡアドレスレジスタＢ ４３に転送
し、該ＤＭＡアドレスレジスタＢ ４３において、＋Ｉ
して、ＤＭＡリード動作を、ＤＭＡ制御装置３からの次
のＤ Ｍ Ａ ＩＪ −ド要求に先行して開始する。
■ ＤＭＡＩｒＩ？１１装置３からの次のアドレスのＤ
ＭＡリード要求がでた時は、既に、上記先行したＤＭＡ
リードが行われて、上記のように、リードデータレジス
タ４６に保持されているため、直ちに、該リードデータ
をＤＭＡ制御装置３に渡すことができる。
ＭＡリード要求がでた時は、既に、上記先行したＤＭＡ
リードが行われて、上記のように、リードデータレジス
タ４６に保持されているため、直ちに、該リードデータ
をＤＭＡ制御装置３に渡すことができる。
■ これを連続して、フレーム単位のデータの転送を行
う。
う。
上記の動作をタイムチャートで示したものが（ｂ）であ
る。
る。
上記の動作において、アドレス比較回路４５で不一致が
検出されると、ＤＭＡ制御回路側ＤＭＡインタフェース
４２でリードデータレジスタ４６に保持されているリー
ドデータを、ＤＭＡ制御装置３に渡すのを抑止すると共
に、ＤＭＡアドレスレジスタＢ ４３に保持されている
リードアドレスは誤りと認識し、ＤＭＡアドレスレジス
タＡ ４４に保持されているＤＭＡ！１１１１装置３か
らのＤＭＡリード要求のアドレスを正しいと認識して、
該アドレスに基づいたＤＭＡリードを改めで行う。
検出されると、ＤＭＡ制御回路側ＤＭＡインタフェース
４２でリードデータレジスタ４６に保持されているリー
ドデータを、ＤＭＡ制御装置３に渡すのを抑止すると共
に、ＤＭＡアドレスレジスタＢ ４３に保持されている
リードアドレスは誤りと認識し、ＤＭＡアドレスレジス
タＡ ４４に保持されているＤＭＡ！１１１１装置３か
らのＤＭＡリード要求のアドレスを正しいと認識して、
該アドレスに基づいたＤＭＡリードを改めで行う。
この再ＤＭＡリード動作で、前述のアンダーフローが発
生した場合には、該フレーム内のデータの欠落となり、
データ転送を中断して、所謂、再送処理に入ることにな
る。
生した場合には、該フレーム内のデータの欠落となり、
データ転送を中断して、所謂、再送処理に入ることにな
る。
又、ＤＭＡ１ｌ制御装置３からのＤＭＡリード要求の転
送が、先行リード動作に比較して遅い場合（例えば、該
ＤＭＡ制御装置３に接続されている、図示されていない
通信制御装置での通信速度が遅い場合）には、ＤＭＡ制
御回路側ＤＭＡインタフェース４２において、上記アド
レス比較回路４５でのアドレス比較を待ち、実際にＤ
Ｍ Ａ ＩＪ−ド要求が転送されてきた時点で、該アド
レス比較を行うようにする。
送が、先行リード動作に比較して遅い場合（例えば、該
ＤＭＡ制御装置３に接続されている、図示されていない
通信制御装置での通信速度が遅い場合）には、ＤＭＡ制
御回路側ＤＭＡインタフェース４２において、上記アド
レス比較回路４５でのアドレス比較を待ち、実際にＤ
Ｍ Ａ ＩＪ−ド要求が転送されてきた時点で、該アド
レス比較を行うようにする。
上記（ｂ）図に示した動作例においては、アドレス転送
制御回路４で、先行ＤＭＡリード動作を行うタイミング
として、プロセサ２からリードデータ（Ｄ、。、〜）を
読み込んだタイミングを使用しているが、このタイミン
グに限定するものでないことはいう迄もないことである
。
制御回路４で、先行ＤＭＡリード動作を行うタイミング
として、プロセサ２からリードデータ（Ｄ、。、〜）を
読み込んだタイミングを使用しているが、このタイミン
グに限定するものでないことはいう迄もないことである
。
このように、本発明は、メモリ、プロセサ、及び、複数
個のＤＭＡ制御装置を備えた情報処理装置において、フ
レーム単位に、該メモリ上の連続したデータをＤＭＡで
リードしてデータ転送を行う際に、該ＤＭＡ１ｉｌＪｌ
ｌ装置からのＤＭＡリード要求がある毎に、即、該ＤＭ
Ａリードアドレスを°＋１゛シ、次のＤＭＡ１ｌＪ１１
１装置からのＤＭＡリード要求に先行して、上記生成し
たＤＭＡリードアドレスに基づいてＤＭＡリードを行う
ようにした所に特徴がある。
個のＤＭＡ制御装置を備えた情報処理装置において、フ
レーム単位に、該メモリ上の連続したデータをＤＭＡで
リードしてデータ転送を行う際に、該ＤＭＡ１ｉｌＪｌ
ｌ装置からのＤＭＡリード要求がある毎に、即、該ＤＭ
Ａリードアドレスを°＋１゛シ、次のＤＭＡ１ｌＪ１１
１装置からのＤＭＡリード要求に先行して、上記生成し
たＤＭＡリードアドレスに基づいてＤＭＡリードを行う
ようにした所に特徴がある。
以上、詳細に説明したように、本発明のデータ転送方式
は、メモリ、プロセサ、及び、複数個のＤＭＡ制御装置
を備えた情報処理装置において、フレーム単位に、該メ
モリ上の連続したデータをＤＭＡでリードしてデータ転
送するのに、ＤＭＡ制御装置がＤＭＡリード要求する前
に、先行してメモリからのリードを開始するようにした
ものであるので、ＤＭＡｌ１１１１Ｉ装置のターンアラ
ウンド時間を短くして、ＤＭＡの転送効率を上げること
ができて、アンダーフローも起きにくくすることができ
る効果がある。
は、メモリ、プロセサ、及び、複数個のＤＭＡ制御装置
を備えた情報処理装置において、フレーム単位に、該メ
モリ上の連続したデータをＤＭＡでリードしてデータ転
送するのに、ＤＭＡ制御装置がＤＭＡリード要求する前
に、先行してメモリからのリードを開始するようにした
ものであるので、ＤＭＡｌ１１１１Ｉ装置のターンアラ
ウンド時間を短くして、ＤＭＡの転送効率を上げること
ができて、アンダーフローも起きにくくすることができ
る効果がある。
第１図は本発明の原理構成図。
第２図は本発明の一実施例を示した図。
第３図は従来のデータ転送制御方式を説明する図。
である。
図面において、
１はメモリ、 ２はプロセサ。
３はダイレクトメモリアクセス（ＤＭＡ）制御装置。
４はアドレス転送制御回路。
４１はプロセサ側ＤＭＡインタフェース。
４２はＤＭＡ制御回路側ＤＭＡインタフェース。
４３はＤＭＡアドレスレジスタＢ。
４４はＤＭＡアドレスレジスタＡ。
４５はアドレス比較回路。
４６はリードデータレジスタ。
Ａや。、。１．〜はリードアドレス。
Ｄｏ。、。１．〜はリードデータ。
をそれぞれ示す。
第１図
Claims (1)
- 【特許請求の範囲】 メモリ（１）、プロセサ（２）、及び、ダイレクトメモ
リアクセス（ＤＭＡ）制御装置（３）を備えた情報処理
装置において、フレーム単位で該メモリ（１）上の連続
したデータを、ダイレクトメモリアクセス（ＤＭＡ）で
リードしてデータ転送する方式であって、該プロセサ（
１）とダイレクトメモリアクセス（ＤＭＡ）制御装置（
３）との間に、 該ダイレクトメモリアクセス（ＤＭＡ）制御装置（３）
からのダイレクトメモリアクセス（ＤＭＡ）リード要求
時に、ダイレクトメモリアクセス（ＤＭＡ）アドレスを
保持して、上記プロセサ（２）に対して、ダイレクトメ
モリアクセス（ＤＭＡ）リード動作を実行する機構（４
１、４２、４３、４４）と、 該プロセサ（２）から読出されたデータを保持する機構
（４６）と、 そのデータをダイレクトメモリアクセス（ＤＭＡ）制御
装置（３）に出力する機構（４２）と、上記保持したダ
イレクトメモリアクセス（ＤＭＡ）アドレスを１番地加
算して、次のダイレクトメモリアクセス（ＤＭＡ）制御
装置（３）からのリード要求に先立って、該加算したア
ドレスのダイレクトメモリアクセス（ＤＭＡ）リード動
作を実行する機構（４３、４１）と、 上記保持しているダイレクトメモリアクセス（ＤＭＡ）
制御装置（３）からのダイレクトメモリアクセス（ＤＭ
Ａ）アドレスと、現在、ダイレクトメモリアクセス（Ｄ
ＭＡ）リード動作を行っているアドレスを比較する機構
（４５）を備えて、 ダイレクトメモリアクセス（ＤＭＡ）制御装置（３）か
らのダイレクトメモリアクセス（ＤＭＡ）リード要求が
出る前に、そのアドレスのリード動作を先行して開始し
ておくことを特徴とするデータ転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17501190A JPH0464159A (ja) | 1990-07-02 | 1990-07-02 | データ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17501190A JPH0464159A (ja) | 1990-07-02 | 1990-07-02 | データ転送制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0464159A true JPH0464159A (ja) | 1992-02-28 |
Family
ID=15988658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17501190A Pending JPH0464159A (ja) | 1990-07-02 | 1990-07-02 | データ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0464159A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6448159A (en) * | 1987-08-19 | 1989-02-22 | Fujitsu Ltd | Data prefetch system |
| JPH0261745A (ja) * | 1988-08-29 | 1990-03-01 | Fujitsu Ltd | Ｄｍａｃのリード転送制御装置 |
-
1990
- 1990-07-02 JP JP17501190A patent/JPH0464159A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6448159A (en) * | 1987-08-19 | 1989-02-22 | Fujitsu Ltd | Data prefetch system |
| JPH0261745A (ja) * | 1988-08-29 | 1990-03-01 | Fujitsu Ltd | Ｄｍａｃのリード転送制御装置 |
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