JPH0262597A - 表示制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ワードプロセッサや電子タイプライタ等の文
書作成ｌＩｉ集装計装置示１１Ｉａ￥ｉ置に関するもの
である。

従来の技術 欧文のワードプロセッサや電子タイプライタ等の表示装
置は、文字をベースとしたキャラクタ表示制御方式を用
いており、表示文字に対してアンダーライン、反転表示
、間隙表示、ボールド（肉太文字）等の表示文字属性（
以下、アトリビュウトと称する）を付加して表示が可能
な構成をとっている。第５図は従来から用いられている
キャラクタ表示制御方式を示すブロック図である。一般
にキャラクタ表示制御方式は第６図に示すようにキャラ
クタＢＯＸと称する矩形領域を表示制御単位としている
。第６図のキャラクタＢＯＸは格子状に配置された画面
中の最小画素（以下ドツトと称する）が縦８個、横１６
個によって構成されている。第５図において１はＣＲＴ
９を制御するＣＲＴ制御部であり、処理？１Ｅ１３から
のりａツク信号によってＣＲＴ９に必要な水平同期信号
や垂直同期信号及び表示メモリ２をアクセスするための
表示アドレスを発生する。２は表示メモリで処理部１３
の制御の下でＣＲＴ９によって表示すべき文字の文字コ
ードとアトリビュウトコードとを記憶する。３はアトリ
ビュウトラッチ回路で表示メモリ２から読みだされたア
トリビュウトコードをラッチクロックＬＣのタイミング
で保持する。４は文字コードラッチ回路で表示メモリ２
から読み出された文字コードをラッチクロックＬＣのタ
イミングで保持する。６は文字コードに対応した文字パ
ターンを記憶したフォントメモリで、文字コードラッチ
回路４に保持された文字コードをアドレスとしてパラレ
ルな情報で構成された文字パターンを出力する。一般に
フォントメモリのデータは第３図に示すような文字パタ
ーンの横方向の並びがそのパターンの有無に対応してＯ
またはｌの値として配置されている。１つの文字コード
に対しては、横８ビツトを１バイトとした計１６バイト
によって構成されている。従ってフォントメモリの上位
アドレスにこの文字コードの値を入力し、４ビツトに文
字パターン中の縦方向の位置を示すラスクアドレスを入
力することによって、対応する文字コードの横方向１バ
イトの文字フォントパターンがデータとして出力される
。８はパラレルシリアルコンバータでフォントメモリ６
からのパラレルな情報で構成された文字パターンをドツ
トクロックＤＣＬに同期してＣＲＴ９に表示するための
シリアルパターンに変換する。２８はＡＴコードデコー
ダで、アトリビュウトラッチ回路３に保持されたアトリ
ビュウトコードに従ってアトリビュウトコードをデコー
ドする。２７はシリアルパターンコンバータでパラレル
シリアルコンバータ８からのシリアルパターンをアトリ
ビュウトコードデコーダ回路２８からの信号に従って８
ビツトのシリアルデータに対して反転、Ｏ固定、１固定
等のパターンに変換する。９はＣＲＴで陰極線管表示器
であり、ＣＲＴ制御部１からの水平同期信号、垂直同期
信号に同期してシリアルパターンコンバータ２７からの
シリアルパターンを可視出力する。

このＣＲＴ制御部１からアトリビュウトラッチ回路３及
び文字コードラッチ回路４に至るタイミングを第７図に
示す。ＤＣＬは映像信号のドツト期間を規定する最高周
波数の信号であり、処理部１３によって形成されパラレ
ルシリアルコンバータ８やシリアルパターンコンバータ
２７に印加される。ＣＣＬはドツトクロックＤＣＬの８
分の１の分周によって得られる制御信号でありＣＲＴ制
御部ｌに与えられる。ＣＲＴｉｌＪｉ（Ｉｉ９ｆｆｌで
はこの制御信号ＣＣＬをヘースに表示メモリ２のアドレ
ス信号や水平同期信号、垂直同期信号のタイミングを生
成している。タイミングチャート中の矢印は、ブロック
図中の信号の流れと対応している。ＭＡはＣＲＴ制御部
ｌで発生する表示メモリ２のアドレスの発生タイミング
を示す。ＤＢは表示メモリ２からのデータの出力タイミ
ングを示す。Ｌ・Ｃはラッチタイミングで処理部１３に
よって発生し、この信号の立ち上がりに同期してアトリ
ビュウトラッチ回路３と文字コードラッチ回路４とは表
示メモリ２からのデータを保持する。ＣＰはフォントメ
モリ６から出力される文字データパターンの出力タイミ
ングであり、これは８ビツトパラレルである。ＡＴ、Ｃ
Ｃは表示メモリ２から出力される文字コードきアトリビ
ュウトコードとの出力タイミングを示す。ＳＰは、パラ
レルシリアルコンバータ８によってドツトクロック２３
に同期して変換されるシリアルデータの出力タイミング
を示す。ＡＴ”はアトリビュウトコードデコーダ回路２
８から出力されるアトリビュウトデータの出力タイミン
グを示す。Ｖｉｄｅｏはシリアルパターンコンバータ２
７の出力タイミングを示す。ここでアトリビュウトコー
ドは対応するシリアルデータが存在するタイミング期間
中においてそのデータが保持されていなければならない
が、第７図に示すようにシリアルデータとのタイミング
位置は、ずれている。そのためアトリビュウトコードは
デコード処理が行われた後、シリアルデータと同期して
ラッチされなければならない。

発明が解決しようとする課題 しかしながら、従来の構成では第４図に示すようにフォ
ントメモリより出力されるパターンデータＣＰを−Ｈシ
リアルデータに変換した後に、データの変換が行われる
ためパラレルデータに比ベデータ幅が短か（アトリビュ
ウトデータとのタイミング同期を取ることが難しい。特
にゲートアレイ等のカスタムＬＳＩ化においてこの同期
回路に多数の回路素子を必要とし、コストアップの要因
となっていた。また液晶表示装置、プラズマデイスプレ
ィ装置との共用化を計ることが困難であった。

課題を解決するための手段 本発明は、文字パターン記憶手段から出力されたパラレ
ルな情報で構成される文字パターンをパラレルの状態で
その表示形態を規定する属性コードに従って直接パター
ン変換する変換手段を設けた。

作用 この構成によってパラレルデータに対してパターン変換
を行いその後パラレルシリアル変換を施すため同期回路
が不要となる。

実施例 以下、本発明の一実施例を図面を参照して詳細に説明す
る。先ず第１図は本発明の一実施例における表示制御装
置のブロック図である。１はＣＲＴ制御部、２は表示メ
モリ、３はアトリビュウトコードラッチ回路、４は文字
コードラッチ回路、５は本発明によるアトリビュウトコ
ードを２ビツトの制御コードＰＡＴＯとＰＡＴＩに変換
するアトリビュウトコードデコーダ、６はフォントメモ
リ、７は本発明によるバラレルアトリビュウトコンバー
タ、８はパラレルシリアルコンバータ、９はＣＲＴであ
る。アトリビュウトラッチ回路３及び文字コードラッチ
回路４にはそのラッチタイミング信号であるラッヂクロ
ツタＬＣＬが接続されている。表示メモリ２には処理部
１３がらアクセスするメモリアドレス１１とＣＲＴ制御
部１がら出力される表示データアドレスＭＡ２５及びデ
ータバス１０が接続されている。データバス１ｏはさら
にアトリビュウトラッチ回路３及び文字コードラッチ回
路４と処理部１３のデータバスへと接続している。ＣＲ
Ｔ制御部１はキャラクタＢＯＸ縦方向走査位置を示すラ
スクアドレスＲＡを出力し、このラスクアドレスＲＡは
フォントメモリ６の下位アドレスへ接続されている。ま
た垂直同期信号、水平同期信号はＣＲＴ９に接続されて
いる。

以上のように構成された表示制御装置について以下にそ
の動作を説明するがＣＲＴ制御部１からアトリビュウト
ラッチ回路３及び文字コードラッヂ回路４に至る動作に
ついては従来例と同じため説明を省略する。第２図は上
記ブロックのタイミングチャートを示すものである。ド
ツトクロックＤＣＬから文字データパターンＣＰまでは
従来のものと同じである。アトリビュウトラッチ回路３
から出力されたアトリビュウトコードはアトリビュウト
デコーダ回路５によって２ビツトの制御信号ＰＡＴＩと
ＰＡＴＯに変換される。一般にアトリビュウトコードは
ブリンク、リバース、アンダーライン、アンダーライン
、ハイライト等によって形成されている。リバースは文
字を構成する文字フォント（第６図の円線部、これをフ
ォアグランドと称する）とキャラクタＢＯＸ中の文字フ
ォントを除いた部分（これをバックグランドと称する）
を反転させる意味をもつ。アンダーラインは、文字の下
に横線を引くという属性であり、例えば「Ａ」という表
示文字に対してアンダーライン属性が付加されたものは
「八」という表示となる。

ハイライトは文字のフォアグランドの輝度が向上する機
能である。ブリンクは文字のフォアグランドを点滅させ
る機能である。これらの文字属性に加えてカーソルと称
する表示現在位置を示すパターンが別にある。一般にこ
のカーソル位置を示す信号は、ＣＲＴ制御部１より出力
されるものが多い。これらの表示文字フォントのパター
ンを変換させる種々の要因があるがこれらをまとめると
第２表に示すように４つの変換方法に分類される。

１つは入力されたパターンデータに係わりなく常に１を
出力するもの、１つは入力されたパターンをそのまま出
力するもの、１つは入力されたパターンを反転して出力
するもの、１つは入力されたパターンに係わりなく常に
Ｏを出力するものである。第３図はこのアトリビュウト
デコーダ５をより詳細に示したものである。回路３３と
３４は排他的論理和を示す論理回路であり、３６．４１
．４５は論理積を示す論理回路である。４２．４３．４
４は否定出力の論理積を示すＮＡＮＤ回路、３８．３９
．４０は論理和を示すＯＲ回路、３７は否定出力の論理
和を示すＮＯＲ回路、４１は否定をとるＮ０７回路であ
る。ＣＤ１ｓｐはカーソルの位置を示すタイミング信号
であり、ＲＶＳはリバースアトリビュウト信号であり、
ＲｖＳはリバースアトリビュウト信号、ＢＬＫはプリン
クアトリビュウト、ＢＬ　ＩＮＫ　ＩＮＴＢはブリンク
期間の同期位置を示すインターバル信号、ＤＢＵはダブ
ルアンダーラインアトリビュウトを示す信号、ＲＡ３〜
Ｏはラスターアドレスを示す信号、ＵＮＤはアンダーラ
インアトリビュウトを示す信号、Ｄ　Ｉ　ＳＰＴＭＧは
水平、垂直方向の表示期間と帰線期間を示す表示タイミ
ング信号である。ＵＮＤは表示するラインがラスターア
ドレスＦｈ　（ｈは１６進数であることを示す）であり
、ＤＢＵはＥｈとＦ　ｈである。このＵＮＤとＤＢＵは
ラスターアドレスの違いを除いて同じであるため、これ
の論理和をとり、ＵＮＤＥＲ４６としてまとめ、またＢ
ＬＫとＢＬＩＮＫＩＮＴＢは論理積をとり、インターバ
ル期間中のみ有効としている。このＡＮＤ出力４７をＢ
ＬＩＮＫとしてまとめＵＮＤＥＲ，ＢＬＩＮＫｌＲＶＳ
、ＣＤｌ５Ｐからデコードされる出力されるＰＡＴｌ、
ＰＡＴＯの論理表は第１表のようになる。この論理表に
従ってデコード出力ＰＡＴＩ及びＰＡＴＯの値が生成さ
れる。

これに加えてＤ　Ｉ　ＳＰＴＭＧが同期信号の帰線期間
を示す０の場合、表示データは常にＯでなければならな
い。そのためＰＡＴＬ、ＰＡＴＯの出力とＤＩＳＰＴＭ
ＧのＯＲ回路をとることによってこの機能を実現してい
る。アトリビュウトデコード回路５から出力されたＰＡ
ＴＩとＰＡＴＯはバラレルアトリビュウトコンバータ７
に入力される。

バラレルアトリビュウトコンバータ７ではフォントメモ
リ６から出力された文字パターンデータをＰＡＴＩ及び
Ｏ制御信号に従ってパターン変換を施す。第４図はこの
バラレルアトリビュウトコン第１表 バータフをより詳細にした回路である。ブロック３１は
文字パターンデータのビット７についての回路を示して
おり以下ビット６からビット０まで同一のブロックが配
置されている。回路３２はＡｎｄ−Ｏｒ−１ｎｖｒｔｏ
ｒゲートでありわずかな回路素子で構成される。第４図
に示される回路によって第２表に示す変換が実現する。

第２表 発明の効果 本発明はフォントメモリから読みだしたパラレルの文字
パターンデータをパラレルのままその属性に対応したパ
ターン変換を施し、その後シリアルパターンに変換する
ようにしたので、従来のようにシリアルパターンに変換
してからその属性に対応したパターンに変換する場合に
必要なタイミング回路が不要になり、表示器として、Ｃ
ＲＴの他、液晶表示器、プラズマデイスプレィ等にも共
用できる表示ｉ１Ｊ御装置を提供することが可能になる
。

【図面の簡単な説明】

第１図は本発明の一実施例に置ける表示制御装置の構成
を示すブロック図、第２図は第１図における各信号のタ
イミングチャート、第３図は本発明の一実施例における
アトリビュウトコードデコーダの例を示す論理回路図、
第４図は本発明の一実施例においけるバラレルアトリビ
ュウトコンバータの例を示す論理回路図、第５図は従来
の表示制御装置の構成を示すブロック図、第６図は文字
パターンの例を示すパターン図、第７図は従来の表示制
御装置に現れる信号のタイミングチャートである。 メモリ、７・・・バラレルアトリビュウトコンバータ、
８・・・パラレルシリアルコンバータ。

Claims (1)

1. 【特許請求の範囲】 文字パターンを記憶した文字パターン記憶手段と、 該文字パターンの表示形態を規定する属性コードを記憶
   した記憶手段と、 前記文字パターン記憶手段から出力されるパラレルな情
   報で構成される文字パターンを前記記憶手段に記憶され
   た属性コードに従って変換する変換手段と、 前記変換手段によって変換されたパラレルな情報で構成
   される文字パターンをシリアルな情報で構成される文字
   パターンに変換するパラレルシリアル変換手段と、 を有することを特徴とする表示制御装置。