JPH0262796A - 昇圧回路 - Google Patents
昇圧回路Info
- Publication number
- JPH0262796A JPH0262796A JP63213986A JP21398688A JPH0262796A JP H0262796 A JPH0262796 A JP H0262796A JP 63213986 A JP63213986 A JP 63213986A JP 21398688 A JP21398688 A JP 21398688A JP H0262796 A JPH0262796 A JP H0262796A
- Authority
- JP
- Japan
- Prior art keywords
- current
- logic gate
- mos
- mos type
- logic
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は昇圧回路に関するものである。
従来の技術
近年、半導体不揮発生記憶装置において、データ書き込
み及び消去に必要な高電圧を半導体装置内部で発生する
ための昇圧回路が利用されるようになってきた。従来の
昇圧回路は第６図に示すように、ゲートとドレインとが
接続された複数ＭＯＳ型トランジスタＱ１． Ｑ２・・
・・・・Ｑｏが直列に接続され、この直列接続の一方の
端のＭＯＳ型トランジスタＱ１のドレインがダイオード
結合のＭＯＳ型トランジスタＱｏを介して定電圧源ＶＤ
Ｄに接続され、その他の各ＭＯＳ型トランジスタＱｌ、
Ｑ２・・・・・・Ｑ、の各々のドレインが結合容量Ｃ
Ｉ＋Ｃ２・・・・・・ｃｏを介して発振源１と、この発
振源１とは逆相の発振源２とに、隣り合う各ＭＯＳ型ト
ランジスタのドレインが互いに逆相の各発振源に接続さ
れるよう構成されている。以上のように構成された従来
の昇圧回路について、その動作を説明する。
み及び消去に必要な高電圧を半導体装置内部で発生する
ための昇圧回路が利用されるようになってきた。従来の
昇圧回路は第６図に示すように、ゲートとドレインとが
接続された複数ＭＯＳ型トランジスタＱ１． Ｑ２・・
・・・・Ｑｏが直列に接続され、この直列接続の一方の
端のＭＯＳ型トランジスタＱ１のドレインがダイオード
結合のＭＯＳ型トランジスタＱｏを介して定電圧源ＶＤ
Ｄに接続され、その他の各ＭＯＳ型トランジスタＱｌ、
Ｑ２・・・・・・Ｑ、の各々のドレインが結合容量Ｃ
Ｉ＋Ｃ２・・・・・・ｃｏを介して発振源１と、この発
振源１とは逆相の発振源２とに、隣り合う各ＭＯＳ型ト
ランジスタのドレインが互いに逆相の各発振源に接続さ
れるよう構成されている。以上のように構成された従来
の昇圧回路について、その動作を説明する。
第６図において、まず、発振源１がローレベル、発振源
２がハイレベルのとき、ＭＯＳ型トランジスタＱ１のド
レインの電位はＭＯＳ型トランジスタＱｏを通して定電
圧源ＶＤＤから供給され、ｖｏｏ ｖｔ−ΔＶＴＯ（
ＶＴはＭＯＳ型トランジスタのしきい値電圧、ΔＶｔＯ
はＭＯＳ型トランジスタＱｏのバックバイアス効果によ
るしきい値電圧の変化）になる。つぎに、発振源１がハ
イレベル、発振源２がローレベルになると、ＭＯＳ型ト
ランジスタＱ１のドレインが結合容量Ｃ１を介して発振
源１によって昇圧され、同時にＭＯＳ型トランジスタＱ
１を通してＭＯＳ型トランジスタＱ２のドレインへ電流
が流れ、ＭＯＳ型トランジスタＱ２のドレイン電圧を上
昇させる。つぎに、再び発振源ｌがローレベル、発振源
２がハイレベルになると、ＭＯＳ型トランジスタＱ２の
ドレインの電位は、発振源１がハイレベルであったとき
のＭＯＳ型トランジスタＱ＋ のドレインよりも高電位
まで昇圧される。同様にして各ＭＯＳ型トランジスタの
ドレイン電圧は１段ごとに昇圧される。
２がハイレベルのとき、ＭＯＳ型トランジスタＱ１のド
レインの電位はＭＯＳ型トランジスタＱｏを通して定電
圧源ＶＤＤから供給され、ｖｏｏ ｖｔ−ΔＶＴＯ（
ＶＴはＭＯＳ型トランジスタのしきい値電圧、ΔＶｔＯ
はＭＯＳ型トランジスタＱｏのバックバイアス効果によ
るしきい値電圧の変化）になる。つぎに、発振源１がハ
イレベル、発振源２がローレベルになると、ＭＯＳ型ト
ランジスタＱ１のドレインが結合容量Ｃ１を介して発振
源１によって昇圧され、同時にＭＯＳ型トランジスタＱ
１を通してＭＯＳ型トランジスタＱ２のドレインへ電流
が流れ、ＭＯＳ型トランジスタＱ２のドレイン電圧を上
昇させる。つぎに、再び発振源ｌがローレベル、発振源
２がハイレベルになると、ＭＯＳ型トランジスタＱ２の
ドレインの電位は、発振源１がハイレベルであったとき
のＭＯＳ型トランジスタＱ＋ のドレインよりも高電位
まで昇圧される。同様にして各ＭＯＳ型トランジスタの
ドレイン電圧は１段ごとに昇圧される。
発明が解決しようとする課題
しかしながら上記の従来構成では、発振源１及び発振源
２に接続される負荷容量が大きいために、この負荷容量
を充電するために、発振源から大きな瞬時電流が流れて
しまう。この電流は電源ラインから供給されるため、電
源ラインに大きな瞬時電流が流れる。
２に接続される負荷容量が大きいために、この負荷容量
を充電するために、発振源から大きな瞬時電流が流れて
しまう。この電流は電源ラインから供給されるため、電
源ラインに大きな瞬時電流が流れる。
この電流によって高い強度の電磁波が輻射され、周辺電
子機器への雑音混入の原因となる。また、この電流によ
る電圧変動など、種々の障害の原因ともなる。
子機器への雑音混入の原因となる。また、この電流によ
る電圧変動など、種々の障害の原因ともなる。
本発明は上記従来の問題点を解決するもので、瞬時電流
を低下させることのできる昇圧回路の提供を目的とする
。
を低下させることのできる昇圧回路の提供を目的とする
。
課題を解決するための手段
この目的を達成するために、本発明の昇圧回路は、各Ｍ
ＯＳ型トランジスタのドレインに接続された結合容量の
他端が論理ゲートを介して、互いに隣り合うＭＯＳ型ト
ランジスタのドレインに接続された結合容量の他端と接
続され、論理ゲート人力の一端が発振源に接続される構
成を有している。
ＯＳ型トランジスタのドレインに接続された結合容量の
他端が論理ゲートを介して、互いに隣り合うＭＯＳ型ト
ランジスタのドレインに接続された結合容量の他端と接
続され、論理ゲート人力の一端が発振源に接続される構
成を有している。
作用
この構成によって、各結合容量に送り込まれる電流は、
それぞれ異なる論理ゲートから供給されるため、それぞ
れの結合容量の充電電流に論理ゲートの遅延時間に相等
する時間差が生ずる。論理ゲートの遅延時間は負荷容量
やトランジスタのサイズを変えることによって任意に設
定できるので、本回路における各結合容量の充電電流に
時間差を設定することができる。この時間差によって電
源電流のピーク値を低下させることができる。
それぞれ異なる論理ゲートから供給されるため、それぞ
れの結合容量の充電電流に論理ゲートの遅延時間に相等
する時間差が生ずる。論理ゲートの遅延時間は負荷容量
やトランジスタのサイズを変えることによって任意に設
定できるので、本回路における各結合容量の充電電流に
時間差を設定することができる。この時間差によって電
源電流のピーク値を低下させることができる。
実施例
本発明を実施例により、図面を用いて説明する。第１図
、第２図は各々、本発明の一実施例を示す回路ブロック
図、具体回路図である。とくに、第２図では、６個のＭ
ＯＳ型トランジスタＱＩＱ２． Ｑｓ、 Ｑ４． Ｑａ
、 Ｑａが直列に接続され、それぞれのＭＯＳ型トラン
ジスタのゲートはそれぞれのドレインに接続され、ＭＯ
Ｓ型トランジスタＱ２．Ｑ３．Ｑ４．Ｑｓ、Ｑｓのドレ
インはそれぞれ結合容量Ｃ１，Ｃ２１Ｃ３，Ｃ４，Ｃｓ
を介してＭＯＳ型トランジスタＱ７〜Ｑ＋ｅでなるイン
バータ構成の論理ゲートの出力Ｎ１．Ｎ ２ 、Ｎ ３
１ Ｎ ４゜Ｎ５に接続され、５個の論理ゲートは直列
に接続され、入力には単一の発振源が接続されている。
、第２図は各々、本発明の一実施例を示す回路ブロック
図、具体回路図である。とくに、第２図では、６個のＭ
ＯＳ型トランジスタＱＩＱ２． Ｑｓ、 Ｑ４． Ｑａ
、 Ｑａが直列に接続され、それぞれのＭＯＳ型トラン
ジスタのゲートはそれぞれのドレインに接続され、ＭＯ
Ｓ型トランジスタＱ２．Ｑ３．Ｑ４．Ｑｓ、Ｑｓのドレ
インはそれぞれ結合容量Ｃ１，Ｃ２１Ｃ３，Ｃ４，Ｃｓ
を介してＭＯＳ型トランジスタＱ７〜Ｑ＋ｅでなるイン
バータ構成の論理ゲートの出力Ｎ１．Ｎ ２ 、Ｎ ３
１ Ｎ ４゜Ｎ５に接続され、５個の論理ゲートは直列
に接続され、入力には単一の発振源が接続されている。
つぎに、本実施例についてその動作を説明する。
第３図は発振源の出力に対する論理ゲート出力のタイミ
ングを示す。ＭＯＳ型トランジスタＱ２ 。
ングを示す。ＭＯＳ型トランジスタＱ２ 。
Ｑ３．Ｑ４．Ｑａ、ＱＧのドレインがそれぞれ結合容量
ｃ１．Ｃ２，Ｃ３，Ｃ４Ｔ Ｃ５を介して論理ゲートの
出力Ｎ１． Ｎ２． Ｎ３． Ｎ４． ＮＳによって昇
圧されることによって、電荷が順次出力側へ送られると
同時に昇圧効果が生じ、出力で高電圧が得られる。本実
施例によれば、直列接続した論理ゲートの出力Ｎｌ、
Ｎ２． Ｎ３１ Ｎ４． Ｎ５によって結合容量ＣＩｌ
Ｃ２，Ｃ３，Ｃ４，Ｃ５をツレツレ充電スルため、そ
れぞれの充電電流のピーク値を低く設定することができ
る。しかもそれぞれの充電電流は論理ゲートの遅延時間
だけずれるため、電源ラインに流れる瞬時電流のピーク
値が低下する。これによって電源ラインからの輻射電磁
波の強度を低下させることができる。
ｃ１．Ｃ２，Ｃ３，Ｃ４Ｔ Ｃ５を介して論理ゲートの
出力Ｎ１． Ｎ２． Ｎ３． Ｎ４． ＮＳによって昇
圧されることによって、電荷が順次出力側へ送られると
同時に昇圧効果が生じ、出力で高電圧が得られる。本実
施例によれば、直列接続した論理ゲートの出力Ｎｌ、
Ｎ２． Ｎ３１ Ｎ４． Ｎ５によって結合容量ＣＩｌ
Ｃ２，Ｃ３，Ｃ４，Ｃ５をツレツレ充電スルため、そ
れぞれの充電電流のピーク値を低く設定することができ
る。しかもそれぞれの充電電流は論理ゲートの遅延時間
だけずれるため、電源ラインに流れる瞬時電流のピーク
値が低下する。これによって電源ラインからの輻射電磁
波の強度を低下させることができる。
第４図は本発明の他の実施例である。上記実施例１にお
いて、結合容量Ｃ１をチャージするための論理ゲートを
２人力のＮＯＲゲートとし、入力の１つを終段論理ゲー
ト出力Ｎ５に接続し、もう一方の入力を信号端子Ｓ１に
接続する。以上のように構成された本実施例について以
下その動作を説明する。図６は各論理ゲート出力のタイ
ミングである。信号端子Ｓ！にローレベルを与えること
によって、環状に接続された５個の論理ゲートは発振源
として働き、各論理ゲートの出力Ｎ ｌ ＊ Ｎ ２
＊Ｎ３．Ｎ、、Ｎ５によって結合容量ｃｌ、 Ｃ２１Ｃ
３１Ｃ４，ｃｓをそれぞれ充電することによって、昇圧
効果を得ることができる。
いて、結合容量Ｃ１をチャージするための論理ゲートを
２人力のＮＯＲゲートとし、入力の１つを終段論理ゲー
ト出力Ｎ５に接続し、もう一方の入力を信号端子Ｓ１に
接続する。以上のように構成された本実施例について以
下その動作を説明する。図６は各論理ゲート出力のタイ
ミングである。信号端子Ｓ！にローレベルを与えること
によって、環状に接続された５個の論理ゲートは発振源
として働き、各論理ゲートの出力Ｎ ｌ ＊ Ｎ ２
＊Ｎ３．Ｎ、、Ｎ５によって結合容量ｃｌ、 Ｃ２１Ｃ
３１Ｃ４，ｃｓをそれぞれ充電することによって、昇圧
効果を得ることができる。
発明の効果
本発明によれば、直列接続された論理ゲートの各々の出
力によって、各結合容量を充電するので、それぞれの充
電電流のピーク値を低（設定することができ、しかも、
それぞれの充電電流は各論理ゲートの遅延時間だけ相互
にずれるため、電源ラインに流れる瞬時電流はピーク値
の低下に好都合に作用し、総合して、電源ラインの瞬時
電流の低下ないしは低電流安定化がはかられる。
力によって、各結合容量を充電するので、それぞれの充
電電流のピーク値を低（設定することができ、しかも、
それぞれの充電電流は各論理ゲートの遅延時間だけ相互
にずれるため、電源ラインに流れる瞬時電流はピーク値
の低下に好都合に作用し、総合して、電源ラインの瞬時
電流の低下ないしは低電流安定化がはかられる。
第１図は本発明の回路構成を示すブロック図、第２図は
本発明の一実施例を示す回路図、第３図は第２図の回路
図における発振源と各論理ゲートの出力電圧とのタイミ
ングを示すタイミングチャート、第４図は本発明の他の
実施例を示す回路図、第５図は第４図の回路図の論理ゲ
ート出力のタイミングを示すタイミングチャート、第６
図は従来例昇圧回路の回路図である。 Ｔ ｒｏ、Ｔ ｒ＋−・”Ｔ ｒｎ、Ｑｏ、Ｑｌ・・”
・・Ｑｎｓ ｐＯ。 Ｐｌ・・・Ｐｌ７・・・・・・ＭＯＳ型トランジスタ、
Ｃ１，Ｃ２・・・Ｃｎ・・・・・・結合容量、Ｎ１．
Ｎ２・・・Ｎ５・・・・・・論理ゲート出力、Ｌｌ＋Ｌ
２・・・Ｌｎ・・・・・・論理ゲート。 代理人の氏名 弁理士 粟野重孝 ほか１名区 Ｕ） −Ｉ 工 四− 怖 に
本発明の一実施例を示す回路図、第３図は第２図の回路
図における発振源と各論理ゲートの出力電圧とのタイミ
ングを示すタイミングチャート、第４図は本発明の他の
実施例を示す回路図、第５図は第４図の回路図の論理ゲ
ート出力のタイミングを示すタイミングチャート、第６
図は従来例昇圧回路の回路図である。 Ｔ ｒｏ、Ｔ ｒ＋−・”Ｔ ｒｎ、Ｑｏ、Ｑｌ・・”
・・Ｑｎｓ ｐＯ。 Ｐｌ・・・Ｐｌ７・・・・・・ＭＯＳ型トランジスタ、
Ｃ１，Ｃ２・・・Ｃｎ・・・・・・結合容量、Ｎ１．
Ｎ２・・・Ｎ５・・・・・・論理ゲート出力、Ｌｌ＋Ｌ
２・・・Ｌｎ・・・・・・論理ゲート。 代理人の氏名 弁理士 粟野重孝 ほか１名区 Ｕ） −Ｉ 工 四− 怖 に
Claims (1)
- ゲートとドレインとが共通接続された第１のＭＯＳ型ト
ランジスタと、第１の論理ゲートと、前記第１の論理ゲ
ートの出力と前記第１のＭＯＳ型トランジスタのドレイ
ンとの間に設けられた第１の結合容量とで第１の単位構
成をなし、前記第１のＭＯＳ型トランジスタのソースが
、第２の単位構成の中の第２のＭＯＳ型トランジスタの
ドレインに接続され、前記第１の論理ゲートの出力が前
記第２の単位構成の中の第２の論理ゲートの入力に接続
されて、各々直列結合され前記第１のＭＯＳ型トランジ
スタのドレインがダイオード結合のＭＯＳ型トランジス
タを介して定電圧源Ｖ＿Ｄ＿Ｄに接続されるとともに前
記の論理ゲートの入力が発振源に接続されたことを特徴
とする昇圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63213986A JPH0262796A (ja) | 1988-08-29 | 1988-08-29 | 昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63213986A JPH0262796A (ja) | 1988-08-29 | 1988-08-29 | 昇圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0262796A true JPH0262796A (ja) | 1990-03-02 |
Family
ID=16648357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63213986A Pending JPH0262796A (ja) | 1988-08-29 | 1988-08-29 | 昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0262796A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6525595B2 (en) | 2000-03-07 | 2003-02-25 | Nec Corporation | Booster, IC card having the same, and electronic equipment having the same |
| US6816000B2 (en) * | 2000-08-18 | 2004-11-09 | Texas Instruments Incorporated | Booster circuit |
| US7138200B1 (en) | 1997-12-18 | 2006-11-21 | Toyota Jidosha Kabushiki Kaisha | Fuel cell and separator for the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61117859A (ja) * | 1984-09-17 | 1986-06-05 | テキサス インスツルメンツ インコ−ポレイテツド | 基板ポンプ回路 |
| JPS6285669A (ja) * | 1985-10-08 | 1987-04-20 | Sony Corp | 昇圧回路 |
-
1988
- 1988-08-29 JP JP63213986A patent/JPH0262796A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61117859A (ja) * | 1984-09-17 | 1986-06-05 | テキサス インスツルメンツ インコ−ポレイテツド | 基板ポンプ回路 |
| JPS6285669A (ja) * | 1985-10-08 | 1987-04-20 | Sony Corp | 昇圧回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7138200B1 (en) | 1997-12-18 | 2006-11-21 | Toyota Jidosha Kabushiki Kaisha | Fuel cell and separator for the same |
| US7572537B2 (en) | 1997-12-18 | 2009-08-11 | Toyota Jidosha Kabushiki Kaisha | Fuel cell and separator for the same |
| US6525595B2 (en) | 2000-03-07 | 2003-02-25 | Nec Corporation | Booster, IC card having the same, and electronic equipment having the same |
| US6816000B2 (en) * | 2000-08-18 | 2004-11-09 | Texas Instruments Incorporated | Booster circuit |
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