JPS6339214A - 入力バッファ回路 - Google Patents

入力バッファ回路

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JPS6339214A
JPS6339214A JP62191470A JP19147087A JPS6339214A JP S6339214 A JPS6339214 A JP S6339214A JP 62191470 A JP62191470 A JP 62191470A JP 19147087 A JP19147087 A JP 19147087A JP S6339214 A JPS6339214 A JP S6339214A
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ベルナルダス・ヘンリカス・ヨゼフ・コルネリッセン
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Philips Gloeilampenfabrieken NV
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、相補形金属酸化物半導体（Ｃ！、ｌ０３）　
）ランジスタを有する入力バッファ回路に関するもので
ある。本発明は特にＴＴＬ　レベルの入力信号用入力バ
ッファ回路にも関するものである。本発明は同期および
非同期の双方の入力バッファ回路に関するものである。
この種類の入力バッファ回路は米国特許第４．３８０．
７１０号明細書から既知であり、この米国特許明細書に
は、ＣｕＯ２）ランジスタを有しＴＴＬ　レベルの入力
信号に適した非同期入力バッファ回路が開示されている
。この入力バッフ７回路はＣＭ　ＯＳレベルにある２つ
の電源電圧端子間に接続されたインバータを中心として
構成されている。このインバータの出力端は容量的に負
荷されるものとしている。
このインバータのＮチャネルトランジスタおよびＰチャ
ネルトランジスタは第１電流ミラー回路および第２電流
ミラー回路の制御岐路の一部をそれぞれ構成している。
第１電流ミラー回路の制御岐路は、インバータの入力端
における信号の振幅の関数として変化する電流を生じる
電流源を有している。
第２電流ミラー回路の制御岐路はカレントシンクを有し
ており、その電流もインバータの入力端における信号の
関数として変化する。従ってＴＴＬレベルの入力信号が
供給された際に、印加された電源電圧間の差金体をほぼ
覆うインバータ出力端における電圧スイングを得る為に
、前記の電流源或いはカレントシンクが容量性の出力負
荷を迅速に且つほぼ完全に充電或いは放電させる必要が
ある。
前記の米国特許第４．３８０．７１０号明細書に開示さ
れた入力バッファ回路の場合、電流消費量が大きく、構
成素子数が多く、安定基準電圧を生じる回路を追加する
必要があり、電源電圧の変動に対する感応性が大きく、
これにより入力バッファ回路の出力端における信号を間
違ったものにするおそれがあるといった問題点がある。
本発明の目的は、（同期の場合に）クロック信号により
、（非同期の場合に）クロック信号によらずに駆動しう
る入力バッファ回路であって、ＣｕＯ２）ランジスタを
有し、迅速（５ナノ秒程度の立上り時間）で、トリガ点
が電源電圧変動に殆ど感応しない少数の構成素子を用い
て構成され、安定基準電圧を生じる外部回路を必要とし
ない当該入力バッファ回路を提供せんとするにある。
本発明は、相補形金属酸化物半導体トランジスタを有す
る入力バッファ回路において、この入力バッファ回路が
、第１電源端子に接続され、第１電流出力端を有する第
１電流源と、前記の第１電流出力端と第２電源端子との
間に接続された第１論理ゲート回路と、前記の第１電流
出力端と前記の第２電源端子との間に接続された第１バ
ッファキャパシタとを具えていることを特徴とする。
本発明によるＣ！、ＩＯ３）ランジスタを有する入力バ
ッファ回路においては、第１バッファキャパシタの両端
間の電圧に等しい電源電圧が第１論理ゲート回路の両端
間に存在する。この第１論理ゲート回路の出力端には、
駆動すべき容量性負荷が接続される。前記の第１電流源
がないと、入力信号が変化した場合に、第１論理ゲート
回路内に存在し、バッファキャパシタに接続された主電
極を有する上側のＰチャネルトランジスタのすべてがこ
れらの制御電極に供給される信号の振幅にかかわらずタ
ーン・オフ状態に維持される限界値よりも低い値に電源
電圧が降下するまで第１論理ゲート回路がバッファキャ
パシタから容量性負荷に且つ容量性負荷から第２電源端
子に電荷を転送し続ける。
電源電圧が上記の限界値よりも低い値に降下した瞬時か
ら容量性負荷はもはや電荷を受けない為、この容量性負
荷は一旦放電されると、放電状態を維持する。従って、
容量性負荷への電荷の転送によるバッファキャパシタの
電荷の損失分をバッファキャパシタへの電流の供給によ
って補償する必要がある。上側のＰチャネルトランジス
タのすべてがこれらの制御電極で高レベル電圧ＶＨを受
けるものとすると、バッファキャパシタの両端間の電圧
と高レベル電圧ＶＨとの間の差が上側のＰチャネルトラ
ンジスタのしきい値電圧ＶＴＰを越えるまで上記の電流
供給によりバッファキャパシタを充電する。この差がし
きい値電圧ＶＴＰを越える瞬時にこのトランジスタがタ
ーン・オンされる。このトランジスタに直列に接続され
たＰチャネルトランジスタに対しても、これらトランジ
スタのそれぞれの制御電極に高レベル電圧ｖＨが供給さ
れた場合に上述したことと同様なことが当てはまる。
従って最終的に第２電源端子への直流通路が形成され、
バッファキャパシタへの電流の供給と、バッファキャパ
シタからの電流の取出しとが平衡した定常状態が得られ
る。従って、上側のすべてのトランジスタに高入力端子
ＶＨが与えられている場合にこの安定電圧の値ＶＳｔは
ｖＨとしきい値電圧ＶＴＰとの和よりも大きい。
第１論理ゲート回路の出力端における容量性負荷はＣ！
、ＩＤ５）ランジスタを有する第２論理ゲート回路の入
力端を以って構成する。この容量性負荷の大きさは１Ｏ
−１２Ｆである。この第２論理ゲート回路により高ＣＭ
ＯＳレベルとして処理しうろこの容量性負荷の両端間の
電圧は２．５ｖよりも高くする必要−ｂ＜する。この高
レベルは、第１バッファキャパシタの両端間に存在する
電荷がこの第１バノフアキマパシタと容量性負荷とに分
配された場合に生じる。この容量性負荷の両端間の初期
電圧は零であるもとする。この電荷の分配により第１論
理ゲート回路の高出力電圧の初期値を決定し、一方電流
源がバッファキャパシタと容量性負荷との双方のキャパ
シタへの電荷の供給によってこの出力レベルを上昇し続
けさす。安定電圧Ｖｓｔが（Ｖ）ｌ＋ＶＴＰ）よりも大
きいという事実は、容量性負荷の所定の値の大きさく１
Ｏ−１２Ｆ）および高出力電圧の初期値を２．５ｖより
も大きくする必要があるという条件と関連させてバッフ
ァキャパシタの値の大きさを決定する。従って、ＴＴＬ
入力信号およびＩＶのしきい値電圧を用いると、バッフ
ァキャパシタのキャパシタンスは容量性負荷のキャパシ
タンスの少なくとも３〜５倍となる。ｌＯＭＨｚの入力
信号周波数の場合、バッファキャパシタから約２０μへ
の電流が取出される為、この電荷を約２０μＡの電流源
により補充する必要がある。本発明による入力バッファ
回路の、電源電圧変動に対する感応性はバッファキャパ
シタの平滑効果の為に低くなるということを銘記すべき
である。
本発明によるＣＭＯ３Ｉ−ランジスタ非周期入力バンフ
ァ回路の好適実施例では、第１論理ゲート回路のゲート
出力端に第２インバータを接続し、この第２インバータ
を第１および第２電源端子間に配置する。この第２Ｃ九
ＩＯＳインバータを出力段として用いることにより、こ
の出力段の出力が第１論理ゲート回路の出力よりも迅速
に高レベルに達するという利点が得られる。その理由は
、第１論理ゲートの出力端における高レベルは小電流が
供給された際に２．５ｖよりもわずかに高い値から徐々
に増大する為である。更に、第１論理ゲート回路および
第２ＣＭＯＳインバータを標準のＣＭＯＳゲート回路と
して構成しろるという追加の利点が得られる。
データおよびクロック信号に対する同期入力ハノファ回
路の場合、追加の遅延を導入することなくデータに対す
る入力バッファ回路とクロック信号に対する入力バッフ
ァ回路との別個のバッファ回路を用いることができない
。このようにすると、個々の入力バッファ回路の製造中
の処理上の誤差や使用中の温度勾配の発生の為に、デー
タとクロック信号との間の位相関係が乱されるおそれが
ある。この位相関係を維持させる為に、本発明による同
期入力バッファ回路にマスタ・スレーブフリップフロッ
プの構造を用いる。
本発明によるＣ！、ＩＯ３）ランジスタ同期人カバッフ
ァ回蕗の好適実施例では、この回路が、クロック信号入
力端およびデータ入力端を有する第１論理ゲート回路を
具え、この第１論理ゲート回路が、複数個の論理ゲート
回路を有するマスタ・スレーブフリップフロップの一部
を構成し、少なくとも第１論理ゲート回路の第１および
第２給電入力端が第２電流出力端および第２電源端子に
それぞれ接続されているようにする。
図面につき本発明を説明する。
第１図は本発明による入力バッファ回路を示す。
この入力バッファ回路は論理ゲート（インバータ）Ｐと
、このインバータに並列接続されたバッファキャパシタ
２３と、このバッファキャパシタおよび前記のインバー
タの間の相互接続点１３に接続された直流電流源■１と
を有する。インバータＰはＮ　＋、１０　Ｓトランジス
タ２２とＰ）、ＩＯ３）ランジスタ４２との直列接続回
路と、出力接続ライン１４と、入力接続ライン１０とを
有している。このインバータの出力負荷は容量性負荷２
５を以って構成されている。インバータＰ　（２２，４
２）の両端間の電圧はバッファキャパシタ２３により供
給される。このバッファキャパシタ２３の電荷は、この
電荷が導通中のＰｕＯ２）ランジスク４２を経て容量性
負荷２５に伝達される場合のみ失われる。この電荷の消
失分は電流源■１により補充される。この回路の動作を
以下に第２図を用いて詳細に説明する。
第２図は、ＴＴＬ　レベルの入力信号を入力接続ライン
１０に供給した場合の第１図の回路の動作を示す。入力
信号は最初高＜（２Ｖ）、従ってトランジスタ２２がタ
ーン・オンしており、容量性負荷２５の両端間の出力電
圧がほぼ零になっているものとする。次に電流源Ｉｆが
バッファコンデンサ２３を充電し、やがてＰｕＯ２）ラ
ンジスタ４２がターン・オンし、ＮＭロＳトランジスタ
２２を経である量の電流を大地に流す。この量はバッフ
ァキャパシタ２３が電流源１１から受けている電流の量
と等しい。従って、この平衡状態でバッファキャパシタ
２３の両端間に存在する安定電圧ＶｓＬは入力端子（２
Ｖ）とＰ　ｒＡ　ＯＳトランジスタ４２のしきい値電圧
ｖｔｐとの和よりも太き（なる。簡単の為にこのしきい
値電圧ＶＴＰがＩＶであるものとする。入力信号が高レ
ベルから低レベル（０，８ｖ）に変化すると、ＮＭＯＳ
）ランジスタ２２のしきい値をＩＶとして、このＮＭＯ
Ｓトランジスタがターン・オフし、ＰｕＯ２）ランジス
タ４２がターン・オンする。従って、前記の平衡状態で
バッファキャパシタ２３の両端間に存在した電荷が直ち
に容量性負荷２５とバッファキャパシタ２３とに分配さ
れる。従って、バッファキャパシタ２３の両端間の電圧
が減少し、容量性負荷２５の両端間の電圧が増大する。
この容量性負荷２５０両端間の電圧のレベルは前記の電
荷の分配後直ちに２，５ｖよりも高くする必要がある。
その理由は、この容量性負荷２５が高レベルを伝達する
必要のある第２のＣ）、（［Ｉ　Ｓゲートの入力キャパ
シタンスを構成する為である。この条件では、所定の入
力キャパシタンスを１０−”Ｆとし、安定電圧ＶｓＬの
初期値を３．２ｖとした場合、バッファキャパシタ２３
に対する最小キャパシタンス値は約３・１Ｏ−１２Ｆ〜
５・１０−”　Ｆの範囲となる。従って、入力のレベル
遷移光たり容量性負荷２５が受ける電荷は約２．５　　
・１０−”　Ｃとなる。
容量性負荷２５の両端間の電圧およびバッファキャパシ
タ２３の両端間の電圧は前記の電荷の分配後、電流源１
１による電荷の供給の為に徐々に増大する。
この際電荷がＰＭＯＳトランジスタ４２をも流れる為、
バッファキャパシタ２３と容量性負荷２５との間にわず
かな電圧差が存在する。バッファキャパシタ２３および
容量性負荷２５のそれぞれの両端間の電圧は入力信号が
再び高レベルとなるまで同じ量だけ増大する。入力信号
が再び高レベルとなると、容量性負荷２５はターン・オ
ンしたＮｌ、ＩＯＳトランジスタ２２を経て放電する。
これと同時に、ＰＭＯ３Ｉ−ランジスタ４２の主電極間
に大きな電圧降下が生じ、その結果、Ｐｊ、ＩＯＳトラ
ンジスタ４２はバッファキャパシタ２３を前述した安定
電圧に到達せしめるある量の電荷をこのバッファキャパ
シタ２３から取出すようになる。入力信号が１０１．Ｉ
　Ｈｚの周波数で発振する場合、上述したことは、バッ
ファキャパシタの電荷損失を補１賞する為に電流源が約
２５μへの電流を供給する必要があるということを意味
する。
第３図は、第１図に示す回路の具体例を示す。
トランジスタ６２はＮ　Ｍ　ＯＳ型であり、電流源とし
て作用する。このトランジスタ６２の制御電極は電源電
圧ＶＤＤＯ点に接続され、その第１主電極は電源電圧Ｖ
ＳＳＯ点に接続され、第２主電極はＰｌ、ＩＯ３ｌ−ラ
ンジスタロ４の第１主電極および制御電極に接続されて
いる。トランジスタ６４は、同じ＜Ｐｌ、ＩＯ３型であ
るトランジスタ６６と関連して電流ミラー回路を構成す
る。トランジスタ６６の第１主電極はインバータのトラ
ンジスタ４２とキャパシタ２３とに接続されている。ト
ランジスタ６４の第２主電極とトランジスタ６６の第２
主電極とには電源電圧Ｖ。Ｄが与えられる。
第４図は、ＴＴＬ　レベルの入力信号を増幅する本発明
によるＣＭＯ３非同期非同期ツカバッファ実施例を示す
。素子２２．４２．２３．１０．１４および１１は第１
図に示す同一符号の素子と同じであり、第２図につき説
明しである。出力端子１４における電圧は比較的ゆっく
り高レベルに到達する。その理由は、この端子１４にお
ける電圧は第２図につき説明したように小電流１１の一
部のみが供給されることにより２．５ｖよりもわずかに
高い値から増大する為である。出力端子１４に第２のイ
ンバータ７６、７８を接続すると（この第２のインバー
タはＣＭ　ＯＳレベルにある電源端子間に接続されてい
る）、この第２のインバータの出力端子においてより一
層迅速に高レベルおよび低レベルに到達する。入力バッ
ファの第２段においても第１段と同様に電流源制御を省
略しろる。その理由は、端子１４における高レベルはＰ
ｊ、ＩＯＳトランジスタ７８がターン・オフする値に十
分迅速に到達する為である。
第５図は、本発明による入力バッファ回路に用いるＮＯ
Ｒゲートの電流源制御の一実施例を示す。
ＮＯＲゲートはＮＭＯＳ）ランジスタ３２および３６の
並列接続回路とＰＭＯ３）ランジスタ３４および３８の
直列接続回路とを直列接続したものから成る。このＮＯ
Ｒゲートはバッファキャパシタ２３に並列に接続されて
おり、このバッファキャパシタは第３図につき説明した
のと同様に電流源２０．５０および５２を経て充電され
る。
第６図は、本発明によるＴＴＬ　レベルデータおよびＴ
ＴＬレベルクロック信号に対する同期入力バッファ回路
の一好適例を示す論理ゲート線図である。
この入力バッファ回路はマスタ・スレーブフリップフロ
ップとして構成されており、そのゲート回路１．　２．
　３および４がマスク区分を構成し、ゲート回路５．６
および７がスレーブ区分を構成する。タロツク信号入力
端１７におけるタロツク信号５ＹＮＣが低レベルである
場合、第１　ＮＯＲゲート回路１のゲート出力端に反転
したデータ信号ＤＡＴＡが生じ、この場合データ信号Ｄ
ＡＴＡは第２　ＮＯＲゲート回路２のゲート出力端に現
われ、第３　ＮＯＲゲート回路３の出力は低レベルであ
り、インバータ４の出力は高レベルである。ＡＮＤゲー
ト回路７は高レベルの入力信号を受け、ＮＯＲゲート５
はそれぞれの入力端で低レベルの入力信号を受ける為、
スレブ区分はデータ信号入力端１６における事象にかか
わらず前のサイクル中に導入されたデータを保持する。
クロック信号が低レベルから高レベルに変化すると、ク
ロック信号５ＹＮＣが低レベルから高レベルに変化する
場合のゲート回路２の出力よりも早くゲート回路３の出
力が新たな状態に達するように入力ハッファ回路が構成
されている為、データ信号ＤＡＴＡはＮＯＲゲート回路
３のゲート出力端に現われ、マスク区分はデータ信号入
力端１６における事象にかかわらず、この情報を保持す
る。これと同時にこの情報がスレーブ区分に導入される
。
第７図は第６図のゲート回路のトランジスタ構成図を示
す。第６図のＮＯＲゲート回路１は副回路１５ａ−１５
ｂ−４６−４７に対応し、ＮＯＲゲート回路２は副回路
１８ａ−１８ｂ−４８−４９に対応し、ＮＯＲケ−）　
回路３は副回路１９ａ−１９ｂ−６０−５１に対応し、
インバータ４は副回路２１−６２に対応し、インバータ
６は副回路７５５６に対応する。ＮＯＲゲート回路５お
よびＡＮＤゲート回路７は副回路７２−７３−２４−５
３−５４−５５に対応する。ＴＴＬ　クロック信号或い
はＴＴＬデータを受ける入力端を有する図示のゲート回
路はＮＯＲゲート回路１５ａ−１５ｂ−４６−４７およ
びインバータ２１−６２である。これら２つのゲート回
路は前述したように電流源４４−４３−４５から制御信
号を受ける。第７図のライン６７、６８．６９．２４．
２７．２９は第６図の対応する符号のラインに相当する
。尚、５７はバッフアキアバシタを示す。
【図面の簡単な説明】
第１図は、本発明による入力バッファ回路の一例を示す
回路図、 第２図は、ＴＴＬレベルの入力信号に対する第１図に示
す回路の応答動作を示す線図、 第３図は、第１図に示す入力バッファ回路の一具体例を
示す回路図、 第４図は、本発明によるＴＴＬ入力信号に対するＣＭＤ
ＳＴ非同期人カバッファ回路の好適実施例を示す回路図
、 第５図は、本発明による入力バッファ回路におけるＴＴ
Ｌレベル入力信号を受けるＮＯＲゲートの電流源制御の
一興体例を示す回路図、 第６図は、ＴＴＬレベルデータおよびＴＴＬ　レベルク
ロック信号に対するＣＭＯ３Ｔ同期人カバッファ回路の
好適実施例の論理ゲート回路を示す線図、第７図は、第
６図のゲート回路のトランジスタ構成を示す回路図ある
。 １．２．３．５・・・ＮＯＲゲート回路４．６・・・イ
ンバータ ７・・・ＡＮＤＮＯゲート １０・・・入力接続ライン １４・・・出力接続ライン ２２、３２．３６・・・ＮＭＯＳトランジスタ２３・・
・バッファキャパシタ ２５・・・負荷 ３４、３８．４２・・・ＰｕＯ２）ランジスタ手　　続
　　補　　正　　書 昭和６２年　９月　８日 特許庁長官　　小　　川　　邦　　夫　　殿１、事件の
表示 昭和６２年特許願第１９１４７０号 ２、発明の名称 入力バッフ７回路 ３、補正をする者 事件との関係　　特許出願人 名　称　　エヌ・ベー・フィリップス・フルーイランベ
ンファブリケン ４、代理人 １、明細書第１頁第３行〜第８頁第１５行の特許請求の
範囲を次のとおりに訂正する。 「２、特許請求の範囲 １、　相補形金属酸化物半導体トランジスタを有する入
力）くツファ回路において、この入力バッファ回路が、 第１電源端子に接続され、第１電流出 力端を有する第１電流源と、 前記の第１電流出力端と第２電源端子 との間に接続された第１論理ゲート回路と、 前記の第１電流出力端と前記の第２電 源端子との間に接続された第１バッファキャパシタと を具えていることを特徴とする入力バッファ回路。 ２、特許請求の範囲第１項に記載の入力バッファ回路に
おいて、この入力バッファ回路が更に、 前記の第１電源端子に接続され、第２ 電流出力端を有する第２電流源と、 前記の第２電流出力端と前記の第２電 源端子との間に接続された第２論理ゲート回路であって
、この第２論理ゲート回路のゲート入力端に前記の第１
論理ゲートのゲート出力端が接続されている当該第２論
理ゲート回路と、 前記の第２電流出力端と前記の第２電 源端子との間に接続された第２バッファキャパシタと を具えたことを特徴とする入力バッファ回路。 ３、　特許請求の範囲第１項または第２項に記載の入力
レイソファ回路において、前記の電流源が、 前記の第１電源端子に接続された制御 電極および前記の第２電源端子に接続された第１主電極
を具えるＮＭ　ＯＳ第１トランジスタと、 Ｐ　＋Ｊ　ＯＳ第２および第３トランジスタを具える電
流ミラー回路であって、これら第２および第３トランジ
スタの制御電極は互いに接続され且つ前記の第１トラン
ジスタの第２主電極および前記の第２トランジスタの第
１主電極に接続され、前記の第２および第３トランジス
タの第２主電極は前記の第１電源端子に接続され、前記
の電流出力端は前記の第３トランジスタの第１主電極を
以って構成されている当該電流ミラー回路と を有していることを特徴とする入力バッフ７回路。 ４、　特許請求の範囲第１項または第２項に記載の入力
バッフ７回路において、前記の電流源がＰ！ＪＯ３）ラ
ンジスタを有し、このＰ！、ＩＯＳ　）ランジスタの制
御電極が前記の第１電源端子に接続され、このＰＭＯＳ
）ランジスタの第１主電極が前記の第１電源端子に接続
され、前記の電流出力端がこのＰ！ＪＯ３）ランジスタ
の第２主電極を以って構成されていることを特徴とする
入力バッファ回路。 ５、　特許請求の範囲第１〜４項のいずれか１項に記載
の入力バッファ回路において、前記のバッファキャパシ
タのキャパシタンス値が電流源により給電される論理ゲ
ート回路の出力端における容量性負荷のキャパシタンス
値の３〜５倍となっていることを特徴とする入力バッフ
ァ回路。 ６、　特許請求の範囲第１項に記載の入力バッファ回路
において、前記の電流源が、前記の第１電源端子に接続
された制御 電極および前記の第２電源端子に接続された第１主電極
を具えるＮ　！、Ｉ　ＯＳ第１トランジスタと、 Ｐ　！、！　ＯＳ第２および第３トランジスタを具える
電流ミラー回路であって、これら第２および第３トラン
ジスタの制御電極は互いに接続され且つ前記の第１トラ
ンジスタの第２主電極および前記の第２トランジスタの
第１主電極に接続され、前記の第２および第３トランジ
スタ党第２主電極は前記の第１電源端子に接続され、前
記の電流出力端は前記の第３トランジスタの第１主電極
を以って構成されている当該電流ミラー回路と を具えており、前記のバッファキャパシタのキャパシタ
ンス値が電流源により給電される論理ゲート回路の出力
端における容量性負荷のキャパシタンス値の３〜５倍と
なっており、前記の第１論理ゲート回路のゲート出力端
にコンバータが接続され、こＱインバータは前記の第１
および第２電鳥端子間に接続されていることを特徴とす
る入力バッファ回路。 ７、　特許請求の範囲第１〜６項のいずれか１項に記載
の入力バッフ７回路において、前記の論理ゲート回路が
Ｃ！、＋　ＯＳインバータであることを特徴とする入力
バッファ回路。 訊　特許請求の範囲第１〜６項のいずれか１項に記載の
入力バッファ回路において、前記の論理ゲート回路がＮ
ＯＲゲート回路であることを特徴とする入力バッファ回
路。 ９、　特許請求の範囲第１〜６項のいずれか１項に記載
の入力バッファ回路において、前記の論理ゲート回路が
ＮＡＮＯゲートであることを特徴とする入力バッファ回
路。 １０、データおよびクロック信号用の入力端を有する特
許請求の範囲第１．　２．　３゜５．８および９項のい
ずれか１項に記載の入力バッファ回路において、この入
力バッファ回路の前記の第１論理ゲート回路がクロック
信号入力端およびデータ入力端を有し、この第１論理ゲ
ート回路が複数個の論理ゲート回路を有するマスタ・ス
レーブフリップフロップの一部を構成し、少なくとも第
１論理ゲート回路の第１および第２給電入力端が前記の
第１電流出力端および前記の第２電源端子にそれぞれ接
続されていることを特徴とする入力バッファ回路。 １１、特許請求の範囲第１０項に記載の入力バッファ回
路において、前記のマスタ・スレーブフリップフロップ
が、 データ入力端およびクロック信号入力 端を有する第１　ＮＯＲゲート回路であって、この第１
　ＮＯＲゲート回路の第１給電入力端が前記の第１電流
出力端に接続され、この第１　ＮＯＲゲート回路の第２
給電入力端が前記の第２電源端子に接続されている当該
第１　ＮＯＲゲート回路と、 第２　ＮＯＲゲート回路であって、その第１ゲート入力
端が前記の第１　ＮＯＲゲート回路のゲート出力端に接
続されている当該第２　ＮＯＲゲート回路と、 第３　ＮＯＲゲート回路であって、その第１ゲート入力
端が前記の第２ＮＯＲゲート回路のゲート出力端に接続
され、この第３　ＮＯＲゲート回路のゲート出力端が前
記の第２　ＮＯＲゲート回路の第２ゲート入力端に接続
されている当該第３　ＮＯＲゲート回路と、 第１インバータであって、そのゲート 入力端が前記のクロック信号入力端に接続され、この第
１インバータのゲート出力端が前記の第３　Ｎ［］Ｒゲ
ーゲー路の第２ゲート入力端に接続され、この第１イン
バータの第１給電入力端が前記の第１電流出力端に接続
され、この第１インバータの第２給電入力端が前記の第
２電源端子に接続されている当該第１インバータと、 第４　ＮＯＲゲート回路であって、その第１ゲート入力
端が前記の第３　ＮＯＲゲート回路のゲート出力端に接
続きれている当該第４　ＮＯＲゲート回路と、 第２インバータであって、そのゲート 入力端が前記の第４　ＮＯＲゲート回路のゲート出力端
に接続されている当該第２インバータと、 ＡＮＤゲート回路であって、その第１および第２ゲート
入力端が前記の第１および第２インバータのゲート出力
端にそれぞれ接続されており、このＡＮＤゲート回路の
ゲート出力端が前記の第４　ＮＯＲゲート回路の第２ゲ
ート入力端に接続されている当該ＡＮＤゲートと を具えることを特徴とする入力バッファ回路。」 ２゜明細書第２１頁第９行の「おいても第１段と同様に
７流源制御」を「おいては第１段におけるような電流源
による給電」に訂正する。 ３、同第２４頁第１行の「制御信号を受ける。」を「給
電される。」に訂正する。 代理人弁理士　　杉　　村　　暁　　秀外１名

Claims (1)

  1. 【特許請求の範囲】 １、相補形金属酸化物半導体トランジスタを有する入力
    バッファ回路において、この入力バッファ回路が、 第１電源端子に接続され、第１電流出力端 を有する第１電流源と、 前記の第１電流出力端と第２電源端子との 間に接続された第１論理ゲート回路と、 前記の第１電流出力端と前記の第２電源端 子との間に接続された第１バッファキャパシタと を具えていることを特徴とする入力バッファ回路。 ２、特許請求の範囲第１項に記載の入力バッファ回路に
    おいて、この入力バッファ回路が更に、 前記の第１電源端子に接続され、第２電流 出力端を有する第２電流源と、 前記の第２電流出力端と前記の第２電源端 子との間に接続された第２論理ゲート回路であって、こ
    の第２論理ゲート回路のゲート入力端に前記の第１論理
    ゲートのゲート出力端が接続されている当該第２論理ゲ
    ート回路と、前記の第２電流出力端と前記の第２電源端 子との間に接続された第２バッファキャパシタと を具えたことを特徴とする入力バッファ回路。 ３、特許請求の範囲第１項または第２項に記載の入力バ
    ッファ回路において、前記の電流源が、 前記の第１電源端子に接続された制御電極 および前記の第２電源端子に接続された第１主電極を具
    えるＮＭＯＳ第１トランジスタと、ＰＭＯＳ第２および
    第３トランジスタを具える電流ミラー回路であって、こ
    れら第２および第３トランジスタの制御電極は互いに接
    続され且つ前記の第１トランジスタの第２主電極および
    前記の第２トランジスタの第１主電極に接続され、前記
    の第２および第３トランジスタの第２主電極は前記の第
    １電源端子に接続され、前記の電流出力端は前記の第３
    トランジスタの第１主電極を以って構成されている当該
    電流ミラー回路と を有していることを特徴とする入力バッファ回路。 ４、特許請求の範囲第１項または第２項に記載の入力バ
    ッファ回路において、前記の電流源がＰＭＯＳトランジ
    スタを有し、このＰＭＯＳトランジスタの制御電極が前
    記の第１電源端子に接続され、このＰＭＯＳトランジス
    タの第１主電極が前記の第１電源端子に接続され、前記
    の電流出力端がこのＰＭＯＳトランジスタの第２主電極
    を以って構成されていることを特徴とする入力バッファ
    回路。 ５、特許請求の範囲第１〜４項のいずれか１項に記載の
    入力バッファ回路において、前記のバッファキャパシタ
    のキャパシタンス値が電流源により給電される論理ゲー
    ト回路の出力端における容量性負荷のキャパシタンス値
    の３〜５倍となっていることを特徴とする入力バッファ
    回路。 ６、特許請求の範囲第１項に記載の入力バッファ回路に
    おいて、前記の電流源が、 前記の第１電源端子に接続された制御電極 および前記の第２電源端子に接続された第１主電極を具
    えるＮＭＯＳ第１トランジスタと、ＰＭＯＳ第２および
    第３トランジスタを具える電流ミラー回路であって、こ
    れら第２および第３トランジスタの制御電極は互いに接
    続され且つ前記の第１トランジスタの第２主電極および
    前記の第２トランジスタの第１主電極に接続され、前記
    の第２および第３トランジスタの第２主電極は前記の第
    １電源端子に接続され、前記の電流出力端は前記の第３
    トランジスタの第１主電極を以って構成されている当該
    電流ミラー回路と を具えており、前記のバッファキャパシタのキャパシタ
    ンス値が電流源により給電される論理ゲート回路の出力
    端における容量性負荷のキャパシタンス値の３〜５倍と
    なっており、前記の第１論理ゲート回路のゲート出力端
    に第２インバータが接続され、この第２インバータは前
    記の第１および第２電源端子間に接続されていることを
    特徴とする入力バッファ回路。 ７、特許請求の範囲第１〜６項のいずれか１項に記載の
    入力バッファ回路において、前記の論理ゲート回路がＣ
    ＭＯＳインバータであることを特徴とする入力バッファ
    回路。 ８、特許請求の範囲第１〜６項のいずれか１項に記載の
    入力バッファ回路において、前記の論理ゲート回路がＮ
    ＯＲゲート回路であることを特徴とする入力バッファ回
    路。 ９、特許請求の範囲第１〜６項のいずれか１項に記載の
    入力バッファ回路において、前記の論理ゲート回路がＮ
    ＡＮＤゲートであることを特徴とする入力バッファ回路
    。 １０、データおよびクロック信号用の入力端を有する特
    許請求の範囲第１、２、３、５、８および９項のいずれ
    か１項に記載の入力バッファ回路において、この入力バ
    ッファ回路の前記の第１論理ゲート回路がクロック信号
    入力端およびデータ入力端を有し、この第１論理ゲート
    回路が複数個の論理ゲート回路を有するマスタ・スレー
    ブフリップフロップの一部を構成し、少なくとも第１論
    理ゲート回路の第１および第２給電入力端が前記の第１
    電流出力端および前記の第２電源端子にそれぞれ接続さ
    れていることを特徴とする入力バッファ回路。 １１、特許請求の範囲第１０項に記載の入力バッファ回
    路において、前記のマスタ・スレーブフリップフロップ
    が、 データ入力端およびクロック信号入力端を 有する第１ＮＯＲゲート回路であって、この第１ＮＯＲ
    ゲート回路の第１給電入力端が前記の第１電流出力端に
    接続され、この第１ＮＯＲゲート回路の第２給電入力端
    が前記の第２電源端子に接続されている当該第１ＮＯＲ
    ゲート回路と、 第２ＮＯＲゲート回路であって、その第１ゲート入力端
    が前記の第１ＮＯＲゲート回路のゲート出力端に接続さ
    れている当該第２ＮＯＲゲート回路と、 第３ＮＯＲゲート回路であって、その第１ゲート入力端
    が前記の第２ＮＯＲゲート回路のゲート出力端に接続さ
    れ、この第３ＮＯＲゲート回路のゲート出力端が前記の
    第２ＮＯＲゲート回路の第２ゲート入力端に接続されて
    いる当該第３ＮＯＲゲート回路と、 第１インバータであって、そのゲート入力 端が前記のクロック信号入力端に接続され、この第１イ
    ンバータのゲート出力端が前記の第３ＮＯＲゲート回路
    の第２ゲート入力端に接続され、この第１インバータの
    第１給電入力端が前記の第１電流出力端に接続され、こ
    の第１インバータの第２給電入力端が前記の第２電源端
    子に接続されている当該第１インバータと、 第４ＮＯＲゲート回路であって、その第１ゲート入力端
    が前記の第３ＮＯＲゲート回路のゲート出力端に接続さ
    れている当該第４ＮＯＲゲート回路と、 第２インバータであって、そのゲート入力 端が前記の第４ＮＯＲゲート回路のゲート出力端に接続
    されている当該第２インバータと、ＡＮＤゲート回路で
    あって、その第１および第２ゲート入力端が前記の第１
    および第２インバータのゲート出力端にそれぞれ接続さ
    れており、このＡＮＤゲート回路のゲート出力端が前記
    の第４ＮＯＲゲート回路の第２ゲート入力端に接続され
    ている当該ＡＮＤゲートと を具えることを特徴とする入力バッファ回路。
JP62191470A 1986-07-30 1987-07-30 入力バッファ回路 Pending JPS6339214A (ja)

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EP0255168A1 (en) 1988-02-03
NL8601953A (nl) 1988-02-16
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