JPH0262968B2 - - Google Patents
Info
- Publication number
- JPH0262968B2 JPH0262968B2 JP57501768A JP50176882A JPH0262968B2 JP H0262968 B2 JPH0262968 B2 JP H0262968B2 JP 57501768 A JP57501768 A JP 57501768A JP 50176882 A JP50176882 A JP 50176882A JP H0262968 B2 JPH0262968 B2 JP H0262968B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- capacitor
- plate
- dac
- operational amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000003990 capacitor Substances 0.000 description 142
- 238000006243 chemical reaction Methods 0.000 description 39
- 239000003795 chemical substances by application Substances 0.000 description 39
- 230000004044 response Effects 0.000 description 11
- 230000008878 coupling Effects 0.000 description 6
- 238000010168 coupling process Methods 0.000 description 6
- 238000005859 coupling reaction Methods 0.000 description 6
- 238000005070 sampling Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000013139 quantization Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000005236 sound signal Effects 0.000 description 2
- 230000009466 transformation Effects 0.000 description 2
- 241001270131 Agaricus moelleri Species 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/303—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters using a switching device
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Analogue/Digital Conversion (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Amplifiers (AREA)
Description
請求の範囲
１ 単一の演算増幅器により標本化機能、保持機
能を与え、本質的に、自動ゼロイングを達成する
回路にして、 反転入力および非反転入力、および１出力を有
する演算増幅器１８と、 第１プレートを入力端子に結合させ、かつ第２
プレートを有する入力キヤパシタンス手段３２
と、 入力キヤパシタンス手段の第２プレートを演算
増幅器の反転入力に選択的に接続させる第１切換
え手段２６と、 第１プレートを入力キヤパシタンス手段３２の
第２プレートに接続させ、かつ第２プレートを有
する帰還キヤパシタンス手段２４と、 演算増幅器の出力を帰還キヤパシタンス手段の
第２プレートに選択的に接続する第２切換え手段
２８と、 演算増幅器の非反転入力を基準電圧端子に選択
的に接続し、それにより入力端子に印加された入
力信号の標本（サンプル）が帰還キヤパシタンス
手段に印加され、そこに保持される第３切換え手
段２０と、を具える多機能演算増幅器回路。
能を与え、本質的に、自動ゼロイングを達成する
回路にして、 反転入力および非反転入力、および１出力を有
する演算増幅器１８と、 第１プレートを入力端子に結合させ、かつ第２
プレートを有する入力キヤパシタンス手段３２
と、 入力キヤパシタンス手段の第２プレートを演算
増幅器の反転入力に選択的に接続させる第１切換
え手段２６と、 第１プレートを入力キヤパシタンス手段３２の
第２プレートに接続させ、かつ第２プレートを有
する帰還キヤパシタンス手段２４と、 演算増幅器の出力を帰還キヤパシタンス手段の
第２プレートに選択的に接続する第２切換え手段
２８と、 演算増幅器の非反転入力を基準電圧端子に選択
的に接続し、それにより入力端子に印加された入
力信号の標本（サンプル）が帰還キヤパシタンス
手段に印加され、そこに保持される第３切換え手
段２０と、を具える多機能演算増幅器回路。
２ 反転入力及び非反転入力、および１出力を有
する演算増幅器１８と、 第１プレートを入力端子に結合させ、かつ第２
プレートを有する入力キヤパシタンス手段３２
と、 入力キヤパシタンス手段の第２プレートを演算
増幅器の反転入力に選択的に接続させる第１切換
え手段２６と、 第１プレートを入力キヤパシタンス手段３２の
第２プレートに接続させ、かつ第２プレートを有
する帰還キヤパシタンス手段２４と、 演算増幅器の出力を帰還キヤパシタンス手段の
第２プレートに選択的に接続する第２切換え手段
２８と、 演算増幅器の非反転入力を基準電圧に選択的に
接続し、それにより入力端子に印加された入力信
号の標本を帰還キヤパシタンス手段に印加しそこ
に保持する第３切換え手段２０と、 第１プレートを基準電圧に接続させ、かつ第２
プレートを有するキヤパシタンス手段３６を具え
るスイツチドキヤパシタンス手段と、 キヤパシタンス手段の第２プレートを帰還キヤ
パシタンス手段３６の第１および第２プレートに
それぞれ交互に接続させ回路の低周波ポールを発
生させる第４および第５切換え手段３４，３８と
を具え、 入力信号を標本化し保持する機能を具備するこ
とを特徴とする多機能演算増幅器回路。
する演算増幅器１８と、 第１プレートを入力端子に結合させ、かつ第２
プレートを有する入力キヤパシタンス手段３２
と、 入力キヤパシタンス手段の第２プレートを演算
増幅器の反転入力に選択的に接続させる第１切換
え手段２６と、 第１プレートを入力キヤパシタンス手段３２の
第２プレートに接続させ、かつ第２プレートを有
する帰還キヤパシタンス手段２４と、 演算増幅器の出力を帰還キヤパシタンス手段の
第２プレートに選択的に接続する第２切換え手段
２８と、 演算増幅器の非反転入力を基準電圧に選択的に
接続し、それにより入力端子に印加された入力信
号の標本を帰還キヤパシタンス手段に印加しそこ
に保持する第３切換え手段２０と、 第１プレートを基準電圧に接続させ、かつ第２
プレートを有するキヤパシタンス手段３６を具え
るスイツチドキヤパシタンス手段と、 キヤパシタンス手段の第２プレートを帰還キヤ
パシタンス手段３６の第１および第２プレートに
それぞれ交互に接続させ回路の低周波ポールを発
生させる第４および第５切換え手段３４，３８と
を具え、 入力信号を標本化し保持する機能を具備するこ
とを特徴とする多機能演算増幅器回路。
３ 第１プレートおよび第２プレートを有する出
力キヤパシタンス手段４７と、 演算増幅器の出力を出力キヤパシタンス手段の
第１プレートに選択的に接続する第６切換え手段
４２と、 出力キヤパシタンス手段の第２プレートを基準
電圧端子に選択的に接続し、前記標本を出力キヤ
パシタンス手段に印加し保持する第７切換え手段
４４と、を更に具えることを特徴とする前記請求
の範囲第２項記載の多機能演算増幅器回路。
力キヤパシタンス手段４７と、 演算増幅器の出力を出力キヤパシタンス手段の
第１プレートに選択的に接続する第６切換え手段
４２と、 出力キヤパシタンス手段の第２プレートを基準
電圧端子に選択的に接続し、前記標本を出力キヤ
パシタンス手段に印加し保持する第７切換え手段
４４と、を更に具えることを特徴とする前記請求
の範囲第２項記載の多機能演算増幅器回路。
４ 出力キヤパシタンス手段の第２プレートを演
算増幅器の非反転入力に選択的に接続する第８切
換え手段４５と、 出力キヤパシタンス手段の第１プレートを基準
電圧に選択的に接続する第９切換え手段４３と、 演算増幅器の反転入力を基準電圧に選択的に接
続する第10切換え手段２２とを更に具えることを
特徴とする前記請求の範囲第３項記載の多機能演
算増幅器回路。
算増幅器の非反転入力に選択的に接続する第８切
換え手段４５と、 出力キヤパシタンス手段の第１プレートを基準
電圧に選択的に接続する第９切換え手段４３と、 演算増幅器の反転入力を基準電圧に選択的に接
続する第10切換え手段２２とを更に具えることを
特徴とする前記請求の範囲第３項記載の多機能演
算増幅器回路。
発明の背景
１ 発明の分野
本発明は、一般的に云つて演算増幅器回路に関
するものであり、更に具体的に云うとフイルタ、
標本（サンプル）及び保持回路、及び比較器（コ
ンパレータ）として再構成される多機能演算増幅
器回路に関する。
するものであり、更に具体的に云うとフイルタ、
標本（サンプル）及び保持回路、及び比較器（コ
ンパレータ）として再構成される多機能演算増幅
器回路に関する。
２ 先行技術の説明
代表的な場合には演算増幅器は種々の回路に用
いられる。演算増幅器の１つの応用はフイルタ回
路における使用であり、それによつて低周波ポー
ルが外部部品を用いることによつて効果的とされ
る。演算増幅器はまた信号を帰還コンデンサに標
本化し、一時的に信号を保持するのに用いられ
る。そのような回路は標本および保持回路として
知られ、標本化された信号によつて発生される電
荷をキヤパシタンス記憶装置に転送するのに用い
られる。演算増幅器のもう１つの代表的な応用
は、２つの入力間の差を増幅する比較回路におけ
る使用である。比較器はＡ／ＤおよびＤ／Ａ変換
回路に広く用いられている。
いられる。演算増幅器の１つの応用はフイルタ回
路における使用であり、それによつて低周波ポー
ルが外部部品を用いることによつて効果的とされ
る。演算増幅器はまた信号を帰還コンデンサに標
本化し、一時的に信号を保持するのに用いられ
る。そのような回路は標本および保持回路として
知られ、標本化された信号によつて発生される電
荷をキヤパシタンス記憶装置に転送するのに用い
られる。演算増幅器のもう１つの代表的な応用
は、２つの入力間の差を増幅する比較回路におけ
る使用である。比較器はＡ／ＤおよびＤ／Ａ変換
回路に広く用いられている。
２つ以上のこれらの演算増幅器が１個の集積回
路に応用することが所望される場合に先行技術の
短所が明らかになる。代表的な場合には、個別の
演算増幅器が各回路の応用に用いられる。多数の
演算増幅器を用いる場合に必要な大きなダイ面積
は別にしても、各演算増幅器はそれ自体のオフセ
ツト誤差をシステムに加え、オフセツト補償回路
は回路の大きさを増大させる。２つ又はそれ以上
の回路機能が組合せられている場合には、標本お
よび保持回路や結合コンデンサなどの外部部品が
一般的には必要とされている。多数の機能のため
に１個の演算増幅器を用いる能力が限定される結
果として、先行技術は各演算増幅器を特定の回路
機能専用にする傾向がある。
路に応用することが所望される場合に先行技術の
短所が明らかになる。代表的な場合には、個別の
演算増幅器が各回路の応用に用いられる。多数の
演算増幅器を用いる場合に必要な大きなダイ面積
は別にしても、各演算増幅器はそれ自体のオフセ
ツト誤差をシステムに加え、オフセツト補償回路
は回路の大きさを増大させる。２つ又はそれ以上
の回路機能が組合せられている場合には、標本お
よび保持回路や結合コンデンサなどの外部部品が
一般的には必要とされている。多数の機能のため
に１個の演算増幅器を用いる能力が限定される結
果として、先行技術は各演算増幅器を特定の回路
機能専用にする傾向がある。
発明の要約
本発明の目的は、いくつかの回路機能を与える
ため選択的に再構成できる多機能演算増幅器回路
を提供することである。
ため選択的に再構成できる多機能演算増幅器回路
を提供することである。
本発明のもう１つの目的は、フイルタ、標本
（サンプル）および保持回路、比較器、および出
力キヤパシタンスをチヤージ（charge）できる
回路として選択的に動作する単一の演算増幅器を
有する多機能演算増幅器回路を提供することであ
る。
（サンプル）および保持回路、比較器、および出
力キヤパシタンスをチヤージ（charge）できる
回路として選択的に動作する単一の演算増幅器を
有する多機能演算増幅器回路を提供することであ
る。
本発明の更にもう１つの目的は、標準的な
CMOSプロセスにおいてスイツチドキヤパシタ
技術を用いて組立てた多機能演算増幅器回路を提
供することである。
CMOSプロセスにおいてスイツチドキヤパシタ
技術を用いて組立てた多機能演算増幅器回路を提
供することである。
本発明の好ましい形によると、AC結合入力お
よび入力信号を記憶する帰還コンデンサを具えた
演算増幅器が提供される。スイツチドキヤパシタ
ンス（switched Capacitance）手段は出力と演
算増幅器の反転入力との間に選択的に結合され
て、負荷抵抗をシミユレート（simulate）し、周
波数ポールを生じさせることによつてフイルタを
つくる。切換えコンデンサの値は、演算増幅器フ
イルタの周波数範囲を部分的に決定する。電荷が
帰還コンデンサに記憶された後に、スイツチング
手段は、電荷をＤ／Ａ変換器（DAC）などの出
力キヤパシタンスに転送するのに用いてもよい。
出力キヤパシタンス上の電荷はＡ／ＤはＤ／Ａ変
換をしながら修正され、次に演算増幅器の入力へ
転送され、この演算増幅器は今度は基準電圧と転
送された電荷とを比較する比較器として動作す
る。演算増幅器の入力は選択的に反転されてオフ
セツト誤差を取り消す。本発明の上記の、および
その他の目的、特徴および利点は、添付の図面な
らびに下記の詳細な説明により一層明確に理解さ
れるであろう。
よび入力信号を記憶する帰還コンデンサを具えた
演算増幅器が提供される。スイツチドキヤパシタ
ンス（switched Capacitance）手段は出力と演
算増幅器の反転入力との間に選択的に結合され
て、負荷抵抗をシミユレート（simulate）し、周
波数ポールを生じさせることによつてフイルタを
つくる。切換えコンデンサの値は、演算増幅器フ
イルタの周波数範囲を部分的に決定する。電荷が
帰還コンデンサに記憶された後に、スイツチング
手段は、電荷をＤ／Ａ変換器（DAC）などの出
力キヤパシタンスに転送するのに用いてもよい。
出力キヤパシタンス上の電荷はＡ／ＤはＤ／Ａ変
換をしながら修正され、次に演算増幅器の入力へ
転送され、この演算増幅器は今度は基準電圧と転
送された電荷とを比較する比較器として動作す
る。演算増幅器の入力は選択的に反転されてオフ
セツト誤差を取り消す。本発明の上記の、および
その他の目的、特徴および利点は、添付の図面な
らびに下記の詳細な説明により一層明確に理解さ
れるであろう。
発明の概要
種々の回路機能を選択的に実行することが可能
な演算増幅器が提供される。単一の演算増幅器
は、入力信号を標本化（サンプリング）し、保持
するためにスイツチドキヤパシタを利用し、低周
波数ポール（pole）を設定し、そのサンプル
（sample）を、キヤパシタンスをチヤージ（充
電）するために出力キヤパシタンスに印加し、入
力信号を基準信号と比較する。多機能回路は、多
才な回路応用を可能にする。本発明の一実施例
は、演算増幅器回路の出力キヤパシタンスとして
使用し得るキヤパシタンスアレイを有する圧伸
（companding）DACを使用することである。
な演算増幅器が提供される。単一の演算増幅器
は、入力信号を標本化（サンプリング）し、保持
するためにスイツチドキヤパシタを利用し、低周
波数ポール（pole）を設定し、そのサンプル
（sample）を、キヤパシタンスをチヤージ（充
電）するために出力キヤパシタンスに印加し、入
力信号を基準信号と比較する。多機能回路は、多
才な回路応用を可能にする。本発明の一実施例
は、演算増幅器回路の出力キヤパシタンスとして
使用し得るキヤパシタンスアレイを有する圧伸
（companding）DACを使用することである。
与えられるDACは、Ｃ DACに直結されたＲ
はしご形DACを利用し、比較可能な先行技術よ
りも簡単である（単純である）切換え構造を具え
る。DACは非同期であり、プログラマブルＡお
よびMU−255近似則によるPCM変換能力を具え
る。Ｃ DACを入力キヤパシタとして利用する
演算増幅器の受信フイルタ回路がＣ DACに直
結され、それによりバツフア増幅器に対する必要
性を除去し、DACがAD変換及びDA変換に使用
することを可能にする。
はしご形DACを利用し、比較可能な先行技術よ
りも簡単である（単純である）切換え構造を具え
る。DACは非同期であり、プログラマブルＡお
よびMU−255近似則によるPCM変換能力を具え
る。Ｃ DACを入力キヤパシタとして利用する
演算増幅器の受信フイルタ回路がＣ DACに直
結され、それによりバツフア増幅器に対する必要
性を除去し、DACがAD変換及びDA変換に使用
することを可能にする。
第１図は、本発明の好ましい一実施例を示す概
略図である。
略図である。
第２図は、デジタル−アナログ変換器の好まし
い一実施例を示す概略図である。
い一実施例を示す概略図である。
第３図は、第１図および第２図に示す概略的実
施例に対する図式タイミング図である。
施例に対する図式タイミング図である。
好ましい実施例の説明
第１図において図示されているのは、本発明の
好ましい実施例に従つて構成されたフイルタを符
号器／復号器（コーデツク、codec）の組合せ回
路１０である。フイルタ−コーデツクの組合せ回
路１０は一般的にはスイツチドキヤパシタ
（switched capacitor）複数機能演算増幅器部分
１２、はしご形切換え（スイツチド）容量性デジ
タル−アナログ変換器（DAC）部分１４、およ
びDAC部分１４とインタフエースする受信フイ
ルタ部分１６とからなる。このフイルタ−コーデ
ツク組合せ回路１０は、アナログ信号VINを受信
し記憶することができる一方で、同時にその信号
をろ波（フイルタ）することができる。信号VIN
は演算増幅器部分１２を比温器として利用するこ
とによつて、DAC部分１４へ転送されデジタル
出力に変換されていてもよい。アナログ−デジタ
ル（Ａ／Ｄ）変換は何時でも中断され、DAC部
分１４は放電されデジタル−アナログ（Ｄ／Ａ）
変換を行うのに利用される。Ｄ／Ａ変換が行われ
た後に、AD変換を再開してもよい。従つてフイ
ルタ−コーデツク組合せ回路１０はPCM音声符
号化および復号化に特に有用である。という訳
は、これら２つの機能が非同期であつてもよいか
らである。
好ましい実施例に従つて構成されたフイルタを符
号器／復号器（コーデツク、codec）の組合せ回
路１０である。フイルタ−コーデツクの組合せ回
路１０は一般的にはスイツチドキヤパシタ
（switched capacitor）複数機能演算増幅器部分
１２、はしご形切換え（スイツチド）容量性デジ
タル−アナログ変換器（DAC）部分１４、およ
びDAC部分１４とインタフエースする受信フイ
ルタ部分１６とからなる。このフイルタ−コーデ
ツク組合せ回路１０は、アナログ信号VINを受信
し記憶することができる一方で、同時にその信号
をろ波（フイルタ）することができる。信号VIN
は演算増幅器部分１２を比温器として利用するこ
とによつて、DAC部分１４へ転送されデジタル
出力に変換されていてもよい。アナログ−デジタ
ル（Ａ／Ｄ）変換は何時でも中断され、DAC部
分１４は放電されデジタル−アナログ（Ｄ／Ａ）
変換を行うのに利用される。Ｄ／Ａ変換が行われ
た後に、AD変換を再開してもよい。従つてフイ
ルタ−コーデツク組合せ回路１０はPCM音声符
号化および復号化に特に有用である。という訳
は、これら２つの機能が非同期であつてもよいか
らである。
この好ましい形式においては、演算増幅器部分
１２は、その非反転および反転入力を有する演算
増幅器１８をそれぞれスイツチ２０および２２を
介して基準電圧、例えばアナログ接地VAGに接続
させる。帰還キヤパシタ２４の第１プレート
（plate）は、スイツチ２６を介して演算増幅器１
８の反転入力に接続され、帰還キヤパシタ２４の
第２プレート（plate）は、スイツチ２８を介し
て演算増幅器１８の出力に接続されている。入力
キヤパシタ３２は、スイツチ２６を介して演算増
幅器１８の反転入力に対して入力信号VINのAC
結合を与え、演算増幅器部分１２の通過帯域利得
Ｋは入力キヤパシタ３２および帰還キヤパシタ２
４の比（ratio）にほぼ等しい。
１２は、その非反転および反転入力を有する演算
増幅器１８をそれぞれスイツチ２０および２２を
介して基準電圧、例えばアナログ接地VAGに接続
させる。帰還キヤパシタ２４の第１プレート
（plate）は、スイツチ２６を介して演算増幅器１
８の反転入力に接続され、帰還キヤパシタ２４の
第２プレート（plate）は、スイツチ２８を介し
て演算増幅器１８の出力に接続されている。入力
キヤパシタ３２は、スイツチ２６を介して演算増
幅器１８の反転入力に対して入力信号VINのAC
結合を与え、演算増幅器部分１２の通過帯域利得
Ｋは入力キヤパシタ３２および帰還キヤパシタ２
４の比（ratio）にほぼ等しい。
好ましい実施例においては、すべてのスイツチ
は従来のCMOS伝送ゲートであり、これらのゲ
ートはクロツク発生器３０によりその制御入力に
印加されるクロツク信号が高の状態にある場合に
はイネーブル（enable）にされ即ち閉じられ、ク
ロツク信号が低の状態にある場合にはデイスエー
ブル（disable）にされ即ち開かれる。従つて、
例えばスイツチ２０が信号Ａによつてイネーブル
にされ、スイツチ２６および２８が信号Ｂによつ
てイネーブルにされ、スイツチ２２が信号Ｃによ
つてデイスエーブルにされると、演算増幅器部分
１２は入力信号VINを標本化（sample）するため
に帰還キヤパシタ２４上に接続される。
は従来のCMOS伝送ゲートであり、これらのゲ
ートはクロツク発生器３０によりその制御入力に
印加されるクロツク信号が高の状態にある場合に
はイネーブル（enable）にされ即ち閉じられ、ク
ロツク信号が低の状態にある場合にはデイスエー
ブル（disable）にされ即ち開かれる。従つて、
例えばスイツチ２０が信号Ａによつてイネーブル
にされ、スイツチ２６および２８が信号Ｂによつ
てイネーブルにされ、スイツチ２２が信号Ｃによ
つてデイスエーブルにされると、演算増幅器部分
１２は入力信号VINを標本化（sample）するため
に帰還キヤパシタ２４上に接続される。
スイツチ３４は、帰還キヤパシタ２４の第１プ
レート（plate）をスイツチドキヤパシタ
（switched capacitor）３６の第１プレートに接
続させ、スイツチ３８は、帰還キヤパシタ２４の
第２プレートをスイツチドキヤパシタ３６の第１
プレートに接続させる。スイツチドキヤパシタ３
６の第２プレートは、基準電圧VAGに接続されて
いる。スイツチ３４および３８は信号Ｅおよび信
号Ｄによつてそれぞれ制御され、交互にスイツチ
ドキヤパシタ３６を演算増幅器１８の反転入力か
ら出力へ切換える。スイツチドキヤパシタ３６の
値はフイルタ−コーデツク組合せ回路１０の演算
増幅器部分１２の高域通過ポール（highpass
pole）の場所（位置）を部分的に決定し、入力信
号VINのろ波（フイルタ）を可能にする一方でそ
の入力信号は帰還キヤパシタ２４上に標本化
（sample）される。
レート（plate）をスイツチドキヤパシタ
（switched capacitor）３６の第１プレートに接
続させ、スイツチ３８は、帰還キヤパシタ２４の
第２プレートをスイツチドキヤパシタ３６の第１
プレートに接続させる。スイツチドキヤパシタ３
６の第２プレートは、基準電圧VAGに接続されて
いる。スイツチ３４および３８は信号Ｅおよび信
号Ｄによつてそれぞれ制御され、交互にスイツチ
ドキヤパシタ３６を演算増幅器１８の反転入力か
ら出力へ切換える。スイツチドキヤパシタ３６の
値はフイルタ−コーデツク組合せ回路１０の演算
増幅器部分１２の高域通過ポール（highpass
pole）の場所（位置）を部分的に決定し、入力信
号VINのろ波（フイルタ）を可能にする一方でそ
の入力信号は帰還キヤパシタ２４上に標本化
（sample）される。
ここで更に説明を加えるならば、低周波ポール
（low frequency pole）は部分的にキヤパシタ３
６、スイツチ３４及びスイツチ３８によつて作ら
れる。低周波ポールを有する高域通過フイルタの
一部分がキヤパシタ３６であるが、この高域通過
ポーレ（即ち低周波ポール）は前述したように、
その位置（場所）を部分的に決定し、入力信号
VINはキヤパシタ２４及びキヤパシタ３２上でサ
ンプルされる時に、直流（DC）を除去させるこ
とによつてフイルタされる。
（low frequency pole）は部分的にキヤパシタ３
６、スイツチ３４及びスイツチ３８によつて作ら
れる。低周波ポールを有する高域通過フイルタの
一部分がキヤパシタ３６であるが、この高域通過
ポーレ（即ち低周波ポール）は前述したように、
その位置（場所）を部分的に決定し、入力信号
VINはキヤパシタ２４及びキヤパシタ３２上でサ
ンプルされる時に、直流（DC）を除去させるこ
とによつてフイルタされる。
好ましい実施例においては、DAC部分１４は、
スイツチ４０を介して第１基準電圧±VREFに選択
的に結合されている第１入力端子と、スイツチ４
２およびスイツチ４３を介して演算増幅器部分１
２の出力又は第２基準電圧VAGにそれぞれ選択的
に結合されている第２入力端子と、およびスイツ
チ４４、スイツチ４５およびスイツチ４６を介し
て第２基準電圧VAG、演算増幅器１８の非反転入
力又は受信フイルタ部分１６の入力にそれぞれ選
択的に結合されている出力端子とを有する。一般
的に云つて、DAC部分１４はアンスイツチドキ
ヤパシタ（unswitched capacitor）４７および
スイツチドキヤパシタ４８として表わすことがで
きる。図示した形式においては、アンスイツチド
キヤパシタ４７およびスイツチドキヤパシタ４８
の第１プレートをDACスイツチ４９を介して選
択的に結合してDAC部分１４の有効な第１プレ
ートを形成し、一方その第２プレートは互いに一
緒に結合されてDAC部分１４の第２プレートを
形成してもよい。
スイツチ４０を介して第１基準電圧±VREFに選択
的に結合されている第１入力端子と、スイツチ４
２およびスイツチ４３を介して演算増幅器部分１
２の出力又は第２基準電圧VAGにそれぞれ選択的
に結合されている第２入力端子と、およびスイツ
チ４４、スイツチ４５およびスイツチ４６を介し
て第２基準電圧VAG、演算増幅器１８の非反転入
力又は受信フイルタ部分１６の入力にそれぞれ選
択的に結合されている出力端子とを有する。一般
的に云つて、DAC部分１４はアンスイツチドキ
ヤパシタ（unswitched capacitor）４７および
スイツチドキヤパシタ４８として表わすことがで
きる。図示した形式においては、アンスイツチド
キヤパシタ４７およびスイツチドキヤパシタ４８
の第１プレートをDACスイツチ４９を介して選
択的に結合してDAC部分１４の有効な第１プレ
ートを形成し、一方その第２プレートは互いに一
緒に結合されてDAC部分１４の第２プレートを
形成してもよい。
動作上においては、スイツチ４０，４２，４
３，４４，４５，４６および４９はそれぞれ信号
Ｈ，Ｆ，，Ｇ，Ｃ，Ｉおよびによつて制御さ
れる。例えば、第３図に示すように、信号Ｆおよ
び信号Ｇが同時に高の状態にあり信号Ｈが低の状
態にあるならば、入力、即ち標本（サンプル）
KVINは、それが帰還キヤパシタ２４上へ標本化
されるのにつれてDAC部分１４上に転送するこ
とができる。従つて、演算増幅器部分１２の別の
機能は、アナログ入力信号をデジタル信号に変換
する前にDAC部分１４を入力標本KVINに充電す
ることである。もしDAC部分１４がそこに標本
（sample）が置かれた後比較的長い時間がたつて
から帰還キヤパシタ２４から充電される必要があ
るならば、スイツチ２６および２８は、充電され
た帰還キヤパシタ２４を分離し、寄生的漏洩パス
が帰還キヤパシタ２４の標本化電荷（sampled
charge）の一部を漏らすのを防ぐために補償用
のスイツチ（compensated switches）となるべ
きである。更に加えて、演算増幅器１８のオフセ
ツト電圧は入力信号標本（サンプル）とともに
DAC部分１４上に充電されることを認識すべき
である。
３，４４，４５，４６および４９はそれぞれ信号
Ｈ，Ｆ，，Ｇ，Ｃ，Ｉおよびによつて制御さ
れる。例えば、第３図に示すように、信号Ｆおよ
び信号Ｇが同時に高の状態にあり信号Ｈが低の状
態にあるならば、入力、即ち標本（サンプル）
KVINは、それが帰還キヤパシタ２４上へ標本化
されるのにつれてDAC部分１４上に転送するこ
とができる。従つて、演算増幅器部分１２の別の
機能は、アナログ入力信号をデジタル信号に変換
する前にDAC部分１４を入力標本KVINに充電す
ることである。もしDAC部分１４がそこに標本
（sample）が置かれた後比較的長い時間がたつて
から帰還キヤパシタ２４から充電される必要があ
るならば、スイツチ２６および２８は、充電され
た帰還キヤパシタ２４を分離し、寄生的漏洩パス
が帰還キヤパシタ２４の標本化電荷（sampled
charge）の一部を漏らすのを防ぐために補償用
のスイツチ（compensated switches）となるべ
きである。更に加えて、演算増幅器１８のオフセ
ツト電圧は入力信号標本（サンプル）とともに
DAC部分１４上に充電されることを認識すべき
である。
スイツチ２２が信号Ｃによつてイネーブル
（enable）にされると、演算増幅器１８はＡ／Ｄ
変換に使用するための比較器（コンパレータ）と
して再構成される。例えば、スイツチ４３および
スイツチ４５がそれぞれ信号およびＣを介して
イネーブルにされ、一方スイツチ４２およびスイ
ツチ４４がそれぞれ信号ＦおよびＧを介してデイ
スエーブル（disable）にされると、演算増幅器
部分１２によつてDAC部分１４上に転送された
電圧は第２基準電圧VAGに関連して翻訳（変換）
される。勿論記憶されたオフセツト電圧もまたス
イツチ動作によつて翻訳（変換）されるが、それ
は今度は反対の極性の誤りとして現われる。帰還
キヤパシタ２４からの演算増幅器１８の反転入力
を第２基準電圧VAGにスイツチし、第２基準電圧
VAGからの非反転入力をDAC部分１４の出力端子
にスイツチすることによつて、演算増幅器１８は
比較器（コンパレータ）として接続され、その入
力上の電圧間の差を示す出力を与える。DAC部
分１４上に記憶されたフオセツト電圧は今度は演
算増幅器の非反転入力上におけるバイアスとして
存在するので、演算増幅器１８のオフセツト電圧
は自動的に相殺される点に注目されたい。
（enable）にされると、演算増幅器１８はＡ／Ｄ
変換に使用するための比較器（コンパレータ）と
して再構成される。例えば、スイツチ４３および
スイツチ４５がそれぞれ信号およびＣを介して
イネーブルにされ、一方スイツチ４２およびスイ
ツチ４４がそれぞれ信号ＦおよびＧを介してデイ
スエーブル（disable）にされると、演算増幅器
部分１２によつてDAC部分１４上に転送された
電圧は第２基準電圧VAGに関連して翻訳（変換）
される。勿論記憶されたオフセツト電圧もまたス
イツチ動作によつて翻訳（変換）されるが、それ
は今度は反対の極性の誤りとして現われる。帰還
キヤパシタ２４からの演算増幅器１８の反転入力
を第２基準電圧VAGにスイツチし、第２基準電圧
VAGからの非反転入力をDAC部分１４の出力端子
にスイツチすることによつて、演算増幅器１８は
比較器（コンパレータ）として接続され、その入
力上の電圧間の差を示す出力を与える。DAC部
分１４上に記憶されたフオセツト電圧は今度は演
算増幅器の非反転入力上におけるバイアスとして
存在するので、演算増幅器１８のオフセツト電圧
は自動的に相殺される点に注目されたい。
Ａ／Ｄ変換が完了する前に、もしもＤ／Ａ変換
を行うことを所望する場合には、DAC部分１４
は放電されてＤ／Ａ変換を行うのに用いることが
できる。例えば、スイツチ４２およびスイツチ４
４はそれぞれ信号Ｆおよび信号Ｇによつてイネー
ブルにされDAC１４を放電させる。その後、ス
イツチ４０およびスイツチ４９は、それぞれ信号
Ｈおよびによつてイネーブルにされ、変換され
つつあるデジタル入力に相当するアナログ信号を
表わす第１基準電圧±VREFの割合にまで、DAC
部分１４を充電する。Ｄ／Ａ変換の完了後、入力
標本（サンプル）KVINは上述したように再び
DAC部分１４上に充電され、しかもＡ／Ｄ変換
はそれが割込まれ中断された場合で再び開始され
る。
を行うことを所望する場合には、DAC部分１４
は放電されてＤ／Ａ変換を行うのに用いることが
できる。例えば、スイツチ４２およびスイツチ４
４はそれぞれ信号Ｆおよび信号Ｇによつてイネー
ブルにされDAC１４を放電させる。その後、ス
イツチ４０およびスイツチ４９は、それぞれ信号
Ｈおよびによつてイネーブルにされ、変換され
つつあるデジタル入力に相当するアナログ信号を
表わす第１基準電圧±VREFの割合にまで、DAC
部分１４を充電する。Ｄ／Ａ変換の完了後、入力
標本（サンプル）KVINは上述したように再び
DAC部分１４上に充電され、しかもＡ／Ｄ変換
はそれが割込まれ中断された場合で再び開始され
る。
図示した実施例においては、１個の演算増幅器
１８が種々の回路機能のために用いられている。
好ましい実施例では、演算増幅器部分１２は、説
明した回路機能の各々を行うために外部部品を必
要としないモノリシツク集積回路として便利に組
み立てられよう。
１８が種々の回路機能のために用いられている。
好ましい実施例では、演算増幅器部分１２は、説
明した回路機能の各々を行うために外部部品を必
要としないモノリシツク集積回路として便利に組
み立てられよう。
第２図には第１図のDAC部分１４の好ましい
形成が図示されている。図示した形成において
は、DAC部分１４は２つのDAC部分、即ち容量
性即ちＣ DAC部分と、抵抗性即ちＲ DAC部
分５２とからなる。この形成のDACは、一般に
はスタツクDAC Ｓと呼ばれ、８ビツト２進符号
が他の場合に可能なダイナミツクレンジより広い
ダイナミツクレンジをカバーすることができるよ
うにする圧伸（圧縮／伸長）を利用するパルス符
号変調（PCM）においてしばしば応用されてい
る。２つの国際的に知られている圧伸符号
（companded codes）はMU−255圧縮近似則
（compression law）および折れ線Ａ−近似則
（segmented Ａ−law）である。いずれの近似値
においても、アナログ音声信号の標本（サンプ
ル）は、８ビツトPCM符号を用いて16コード
（chords）に変換（map）され、その各コード
（ctord）は16の等間隔（ステツプ、step）からな
る。MU−255近似則においては、各コード
（chord）のステツプ間隔はそのサイズが入力−
出力曲線の起点（origin）から正確に２倍はなれ
ている。同じことはＡ近似則についても云える
が、但しこの場合には起点の各々の側の最初の２
つのコード（chords）は同じステツプサイズを
有する。両方の近似則は255の決定レベルにより
制限されている256の量子化レベルを含む。８ビ
ツト圧伸PCM語（ワード）の様式（フオーマツ
ト）は、第１ビツトが音声信号の符号（sign）を
示すものであり、第２〜第４ビツトは16のコード
（chords）のうちのどの１つにその信号が入るの
かを符号（サイン）ビツトとともに示すコード
（chord）ビツトであり、第５〜第８ビツトは16
のステツプのうちのどの１つがその信号に対応す
るのかを示すステツプ（step）ビツトである。
形成が図示されている。図示した形成において
は、DAC部分１４は２つのDAC部分、即ち容量
性即ちＣ DAC部分と、抵抗性即ちＲ DAC部
分５２とからなる。この形成のDACは、一般に
はスタツクDAC Ｓと呼ばれ、８ビツト２進符号
が他の場合に可能なダイナミツクレンジより広い
ダイナミツクレンジをカバーすることができるよ
うにする圧伸（圧縮／伸長）を利用するパルス符
号変調（PCM）においてしばしば応用されてい
る。２つの国際的に知られている圧伸符号
（companded codes）はMU−255圧縮近似則
（compression law）および折れ線Ａ−近似則
（segmented Ａ−law）である。いずれの近似値
においても、アナログ音声信号の標本（サンプ
ル）は、８ビツトPCM符号を用いて16コード
（chords）に変換（map）され、その各コード
（ctord）は16の等間隔（ステツプ、step）からな
る。MU−255近似則においては、各コード
（chord）のステツプ間隔はそのサイズが入力−
出力曲線の起点（origin）から正確に２倍はなれ
ている。同じことはＡ近似則についても云える
が、但しこの場合には起点の各々の側の最初の２
つのコード（chords）は同じステツプサイズを
有する。両方の近似則は255の決定レベルにより
制限されている256の量子化レベルを含む。８ビ
ツト圧伸PCM語（ワード）の様式（フオーマツ
ト）は、第１ビツトが音声信号の符号（sign）を
示すものであり、第２〜第４ビツトは16のコード
（chords）のうちのどの１つにその信号が入るの
かを符号（サイン）ビツトとともに示すコード
（chord）ビツトであり、第５〜第８ビツトは16
のステツプのうちのどの１つがその信号に対応す
るのかを示すステツプ（step）ビツトである。
図示された実施例においては、Ｃ DAC部分
５０は１つのユニツトキヤパシタ５４および比
（ratio）2n（但しｎはキヤパシタ５６−７０に対
しそれぞれ０−７に等しい）によりそれぞれ効果
的に２進法で重みが付けられている８ランクに順
序付けられた（eight rank ordered）キヤパシ
タ５６〜７０を含む。キヤパシタ５４−７０はそ
の各々が第１および第２プレート（plate）を有
し、第２プレートはDAC部分１４の出力端子に
結合されている。
５０は１つのユニツトキヤパシタ５４および比
（ratio）2n（但しｎはキヤパシタ５６−７０に対
しそれぞれ０−７に等しい）によりそれぞれ効果
的に２進法で重みが付けられている８ランクに順
序付けられた（eight rank ordered）キヤパシ
タ５６〜７０を含む。キヤパシタ５４−７０はそ
の各々が第１および第２プレート（plate）を有
し、第２プレートはDAC部分１４の出力端子に
結合されている。
図示した実施例においては、キヤパシタ５４−
６２に比べてキヤパシタ６４−７０の物理的大き
さを小さくし、不正確になる傾向のある大きな比
（ratio）に伴う諸問題をなくすために、分割キヤ
パシタ（dividing capacitro）７２が、キヤパシ
タ５４−６２の第２プレートとキヤパシタ６４−
７０の第２プレートとの間に置かれている。別の
云い方をすれば、分割キヤパシタ７２は、キヤパ
シタ６４−７０によつてみられるようにキヤパシ
タ５４−６２の有効値を分割するのに用いられ
る。従つて各キヤパシタの重みを付けられた値
は、第２図に図示するようなものであるが、キヤ
パシタ５４−７０の実際のユニツト値は好ましい
形ではそれぞれ１，１，２，４，８，１，２，４
および８である。しかし、キヤパシタ５４−６２
は分割キヤパシタ７２のために僅か１ユニツトだ
けの総ユニツト値を出力において与える
（contribute）にすぎないが、一方キヤパシタ６
４−７０は、出力において15ユニツトの総ユニツ
ト値を与える。ここに示す実施例は１例として示
してあるだけであり、他の値にかえてもよい点に
注目すべきである。キヤパシタ７２と直列のキヤ
パシタ５４−６２のインピーダンスをDAC部分
１４の出力端子において１ユニツトに等しくし、
キヤパシタ５４−６２が合計で16ユニツト重み
（unit weights）を有することができるようにす
るために、キヤパシタ７２の重み付き値は下記の
式を解いてＸを求めることによつて見出される。
重み付き値は、 １／16＋１／Ｘ＝１ 又は、Ｘ＝16／15＝1.067ユニツト 容量性DAC部分５０は、またキヤパシタ５４
−７０の第１プレートを第１基準電圧±VREF、第
２基準電圧VAG又は共通レール７６上にＲ DAC
部分５２によつて発生するステツプ電圧へ選択的
に結合させるため、Ｃ（容量性）はしご形スイツ
チング回路網７４（ladder switching network）
を含む。好ましい形式では、Ｃはしご形スイツチ
ング回路網７４はＣレールスイツチ７８〜９４を
含み、スイツチ７８は第１基準電圧±VREFとキヤ
パシタ５４の第１プレートとの間に接続され、ス
イツチ９４は第２基準電圧VAGとキヤパシタ６８
の第１プレートとの間に接続されている。スイツ
チ８０〜９２は、それぞれ連続的に順位付けられ
た対のキヤパシタ５６−７０の第１プレート間に
接続されている。Ｃはしご形（ladder）スイツチ
ング回路網７４は、更にそれぞれキヤパシタ５６
−７０の第１プレートと共通レール７６との間に
結合されたＣラング（rung）スイツチ９６−１
１０を含む。Ｃレールスイツチ７８−９４および
Ｃラング（rung）スイツチ９６−１１０の各々
は、関連したキヤパシタ５６−７０のランク
（rank）に対応するランク順序を有する。
６２に比べてキヤパシタ６４−７０の物理的大き
さを小さくし、不正確になる傾向のある大きな比
（ratio）に伴う諸問題をなくすために、分割キヤ
パシタ（dividing capacitro）７２が、キヤパシ
タ５４−６２の第２プレートとキヤパシタ６４−
７０の第２プレートとの間に置かれている。別の
云い方をすれば、分割キヤパシタ７２は、キヤパ
シタ６４−７０によつてみられるようにキヤパシ
タ５４−６２の有効値を分割するのに用いられ
る。従つて各キヤパシタの重みを付けられた値
は、第２図に図示するようなものであるが、キヤ
パシタ５４−７０の実際のユニツト値は好ましい
形ではそれぞれ１，１，２，４，８，１，２，４
および８である。しかし、キヤパシタ５４−６２
は分割キヤパシタ７２のために僅か１ユニツトだ
けの総ユニツト値を出力において与える
（contribute）にすぎないが、一方キヤパシタ６
４−７０は、出力において15ユニツトの総ユニツ
ト値を与える。ここに示す実施例は１例として示
してあるだけであり、他の値にかえてもよい点に
注目すべきである。キヤパシタ７２と直列のキヤ
パシタ５４−６２のインピーダンスをDAC部分
１４の出力端子において１ユニツトに等しくし、
キヤパシタ５４−６２が合計で16ユニツト重み
（unit weights）を有することができるようにす
るために、キヤパシタ７２の重み付き値は下記の
式を解いてＸを求めることによつて見出される。
重み付き値は、 １／16＋１／Ｘ＝１ 又は、Ｘ＝16／15＝1.067ユニツト 容量性DAC部分５０は、またキヤパシタ５４
−７０の第１プレートを第１基準電圧±VREF、第
２基準電圧VAG又は共通レール７６上にＲ DAC
部分５２によつて発生するステツプ電圧へ選択的
に結合させるため、Ｃ（容量性）はしご形スイツ
チング回路網７４（ladder switching network）
を含む。好ましい形式では、Ｃはしご形スイツチ
ング回路網７４はＣレールスイツチ７８〜９４を
含み、スイツチ７８は第１基準電圧±VREFとキヤ
パシタ５４の第１プレートとの間に接続され、ス
イツチ９４は第２基準電圧VAGとキヤパシタ６８
の第１プレートとの間に接続されている。スイツ
チ８０〜９２は、それぞれ連続的に順位付けられ
た対のキヤパシタ５６−７０の第１プレート間に
接続されている。Ｃはしご形（ladder）スイツチ
ング回路網７４は、更にそれぞれキヤパシタ５６
−７０の第１プレートと共通レール７６との間に
結合されたＣラング（rung）スイツチ９６−１
１０を含む。Ｃレールスイツチ７８−９４および
Ｃラング（rung）スイツチ９６−１１０の各々
は、関連したキヤパシタ５６−７０のランク
（rank）に対応するランク順序を有する。
Ｃはしご形スイツチング回路網７４はＣ（容量
性）論理回路によつて制御され、この回路は、
PCM語の対応するコード（chord）入力符号ビツ
トを受信するデジタル入力ｂ１，ｂ２およびｂ３
と、その各々がＣラングイネーブル信号をランク
されたＣラングスイツチ９６−１１０のそれぞれ
の１つに与える８ランクに順序づけられたＣラン
グ出力とを有する１／８（one of eight）Ｃ（容量
性）復号器１１１を含む。例えば、000のコード
（chord）入力符号に対応するＣラング出力はＣ
ラングスイツチ９６に接続される。従つて、どれ
か１つの特定のコード（chord）入力符号にとつ
ては、Ｃラングイネーブル信号のそれぞれの１つ
が与えられてＣラングスイツチ９６−１１０のう
ちの関連した１つのスイツチをイネーブルにさ
せ、その他のすべてのＣラングスイツチ９６−１
１０はデイスエーブルにされる。
性）論理回路によつて制御され、この回路は、
PCM語の対応するコード（chord）入力符号ビツ
トを受信するデジタル入力ｂ１，ｂ２およびｂ３
と、その各々がＣラングイネーブル信号をランク
されたＣラングスイツチ９６−１１０のそれぞれ
の１つに与える８ランクに順序づけられたＣラン
グ出力とを有する１／８（one of eight）Ｃ（容量
性）復号器１１１を含む。例えば、000のコード
（chord）入力符号に対応するＣラング出力はＣ
ラングスイツチ９６に接続される。従つて、どれ
か１つの特定のコード（chord）入力符号にとつ
ては、Ｃラングイネーブル信号のそれぞれの１つ
が与えられてＣラングスイツチ９６−１１０のう
ちの関連した１つのスイツチをイネーブルにさ
せ、その他のすべてのＣラングスイツチ９６−１
１０はデイスエーブルにされる。
Ｃ論理回路は、またランクを順序付けられたゲ
ート１１２〜１２８を含み、これらのゲートはそ
れぞれのＣレールスイツチ７８−９４を選択的に
デイスエーブルされるＣレールデイスエーブル信
号を与える。図示した形式においては、ゲート１
１４−１２６は２入力ノアゲートであり、これら
のゲートの入力は最低ランク（コード（chord）
入力符号000および001）から始まつて最高ランク
（コード入力符号110および111）までのそれぞれ
の隣接する対のＣラング出力に結合される。ゲー
ト１１２は３入力ノアゲートであり、その第１入
力は最低ランクのＣラング出力（コード入力符号
000）に結合され、その第２入力はキヤパシタ５
４−70の第１プレートを第１および第２基準電圧
から選択的に分離するためのチヤージ（charge）
DAC又はCDデイスエーブル信号に結合され、そ
の第３入力はデジタル−アナログ変換に備えて
DACキヤパシタ５４−７０を選択的に放電させ
るためのＤ／Ａデイスチヤージ（Dis−charge）
又はDADデイスエーブル信号に結合される。ゲ
ート１２８は、その第１入力をDADデイスエー
ブル信号の反転信号に結合させ、その第２入力を
ゲート１３０の出力に結合させた２入力ナンド回
路である。ゲート１３０はその第１入力が最高順
位のＣラング出力（コード入力符号111）に結合
され、その第２入力がCDデイスエーブル信号に
結合される２入力オアゲートであることが好まし
い。
ート１１２〜１２８を含み、これらのゲートはそ
れぞれのＣレールスイツチ７８−９４を選択的に
デイスエーブルされるＣレールデイスエーブル信
号を与える。図示した形式においては、ゲート１
１４−１２６は２入力ノアゲートであり、これら
のゲートの入力は最低ランク（コード（chord）
入力符号000および001）から始まつて最高ランク
（コード入力符号110および111）までのそれぞれ
の隣接する対のＣラング出力に結合される。ゲー
ト１１２は３入力ノアゲートであり、その第１入
力は最低ランクのＣラング出力（コード入力符号
000）に結合され、その第２入力はキヤパシタ５
４−70の第１プレートを第１および第２基準電圧
から選択的に分離するためのチヤージ（charge）
DAC又はCDデイスエーブル信号に結合され、そ
の第３入力はデジタル−アナログ変換に備えて
DACキヤパシタ５４−７０を選択的に放電させ
るためのＤ／Ａデイスチヤージ（Dis−charge）
又はDADデイスエーブル信号に結合される。ゲ
ート１２８は、その第１入力をDADデイスエー
ブル信号の反転信号に結合させ、その第２入力を
ゲート１３０の出力に結合させた２入力ナンド回
路である。ゲート１３０はその第１入力が最高順
位のＣラング出力（コード入力符号111）に結合
され、その第２入力がCDデイスエーブル信号に
結合される２入力オアゲートであることが好まし
い。
この構成においては、ゲート１１１−１１８か
らのＣレールデイスエーブル出力は、キヤパシタ
５６−７０の第１プレートのうちのどれが互に接
続され基準電圧±VREFおよびVAGに接続されるか
を決定する。CDデイスエーブル信号が高の状態
にあるとすると、ゲート１１２は、Ｃレールスイ
ツチ７８をデイスエーブルにさせてキヤパシタ５
６−７０の第１プレートを第１基準電圧±VREFか
ら分離させ、ゲート１２８および１３０は協同し
てＣレールスイツチ９４をデイスエーブルにさせ
てキヤパシタ５６−７０の第１プレートを第２基
準電圧VAGから分離させる。第３図に示すよう
に、もしもCDデイスエーブル信号もまた信号Ｆ
としてスイツチ４２の制御信号に結合されるなら
ば、スイツチ４２は入力信号標本（サンプル）を
キヤパシタ５６−７０の第１プレート上に結合さ
せる。他方、もしもDADデイスエーブル信号が
高の状態にあるならば、ゲート１１２はＣレール
スイツチ７８をデイスエーブルにさせてキヤパシ
タ５６−７０の第１プレートを第１基準電圧±
VREFから分離させ、ゲート１２８はＣレールスイ
ツチ９４をイネーブルにさせてキヤパシタ５６−
７０の第１プレートを第２基準電圧VAGに結合さ
せる。
らのＣレールデイスエーブル出力は、キヤパシタ
５６−７０の第１プレートのうちのどれが互に接
続され基準電圧±VREFおよびVAGに接続されるか
を決定する。CDデイスエーブル信号が高の状態
にあるとすると、ゲート１１２は、Ｃレールスイ
ツチ７８をデイスエーブルにさせてキヤパシタ５
６−７０の第１プレートを第１基準電圧±VREFか
ら分離させ、ゲート１２８および１３０は協同し
てＣレールスイツチ９４をデイスエーブルにさせ
てキヤパシタ５６−７０の第１プレートを第２基
準電圧VAGから分離させる。第３図に示すよう
に、もしもCDデイスエーブル信号もまた信号Ｆ
としてスイツチ４２の制御信号に結合されるなら
ば、スイツチ４２は入力信号標本（サンプル）を
キヤパシタ５６−７０の第１プレート上に結合さ
せる。他方、もしもDADデイスエーブル信号が
高の状態にあるならば、ゲート１１２はＣレール
スイツチ７８をデイスエーブルにさせてキヤパシ
タ５６−７０の第１プレートを第１基準電圧±
VREFから分離させ、ゲート１２８はＣレールスイ
ツチ９４をイネーブルにさせてキヤパシタ５６−
７０の第１プレートを第２基準電圧VAGに結合さ
せる。
図示した実施例においては。Ｃ復号器１１１が
キヤパシタ５４−７０を充電又は放電させること
が必要な場合にはいつでも、Muxデイスエーブル
信号を介して選択的にデイスエーブルにされる。
好ましい実施例では、Ｃ復号器１１１は、最低の
Ｃラング出力のみについてイネーブル信号を与え
ることによつて、高状態のMuxデイスエーブル信
号に応答する。同時に、インバータ１３２は、ゲ
ート１１２および１１４、およびスイツチ９６と
Ｃ復号器１１１との間の最低Ｃラング出力中に置
かれたゲート１３４をデイスエーブルにさせ、イ
ネーブル信号がＣラングスイツチ９６をイネーブ
ルさせるのを防止する。ゲート１３４は、その第
１入力を最低ランクのＣラング出力に結合させ、
第２入力をインバータ１３２の出力に接続させた
２入力アンドゲートであり、後者の入力は、Mux
デイスエーブル信号を受信するように結合される
ことが好ましい。
キヤパシタ５４−７０を充電又は放電させること
が必要な場合にはいつでも、Muxデイスエーブル
信号を介して選択的にデイスエーブルにされる。
好ましい実施例では、Ｃ復号器１１１は、最低の
Ｃラング出力のみについてイネーブル信号を与え
ることによつて、高状態のMuxデイスエーブル信
号に応答する。同時に、インバータ１３２は、ゲ
ート１１２および１１４、およびスイツチ９６と
Ｃ復号器１１１との間の最低Ｃラング出力中に置
かれたゲート１３４をデイスエーブルにさせ、イ
ネーブル信号がＣラングスイツチ９６をイネーブ
ルさせるのを防止する。ゲート１３４は、その第
１入力を最低ランクのＣラング出力に結合させ、
第２入力をインバータ１３２の出力に接続させた
２入力アンドゲートであり、後者の入力は、Mux
デイスエーブル信号を受信するように結合される
ことが好ましい。
図示した実施例においては、Ｒ DAC部分５
２は、第１基準電圧±VREFと第２基準電圧VAGと
の間のスイツチ電圧を、ランク付けした複数のス
テツプノードの各々の上に発生させる分圧器を具
える。好ましい形成においては、分圧器は、第１
基準電圧±VREFと第２基準電圧VAGとの間に直列
に接続された複数の抵抗１３６〜１７０を含み、
抵抗１３６，１６８および１７０は、それぞれ１
ユニツトの相対値を有し、抵抗１３８〜１６６
は、それぞれ２ユニツトの相対値を有する。この
構成においては、±VREFとVAGとの間で間隔をお
いて絶対値を有する所定のステツプ電圧は、抵抗
１３６〜１７０の各対の間のステツプノード上に
発生する。
２は、第１基準電圧±VREFと第２基準電圧VAGと
の間のスイツチ電圧を、ランク付けした複数のス
テツプノードの各々の上に発生させる分圧器を具
える。好ましい形成においては、分圧器は、第１
基準電圧±VREFと第２基準電圧VAGとの間に直列
に接続された複数の抵抗１３６〜１７０を含み、
抵抗１３６，１６８および１７０は、それぞれ１
ユニツトの相対値を有し、抵抗１３８〜１６６
は、それぞれ２ユニツトの相対値を有する。この
構成においては、±VREFとVAGとの間で間隔をお
いて絶対値を有する所定のステツプ電圧は、抵抗
１３６〜１７０の各対の間のステツプノード上に
発生する。
Ｒ DAC部分５２は、またステツプノードの
うちの選択された１つを共通レール７６に結合さ
せるためＲはしご形スイツチング回路網を含む。
特に、複数のランク付けされたＲラングスイツチ
１７２〜２０２はそれぞれのステツプノードを共
通レール７６に結合させる。好ましい形式におい
ては、スイツチ２０４および２０６は、それぞれ
抵抗１３６および１７０と並列に結合され、下記
に明らかになされる理由のために符号化／復号化
即ちEo／Dec信号に応答して抵抗１３６および１
７０のうちの１つを選択的に短絡させる。
うちの選択された１つを共通レール７６に結合さ
せるためＲはしご形スイツチング回路網を含む。
特に、複数のランク付けされたＲラングスイツチ
１７２〜２０２はそれぞれのステツプノードを共
通レール７６に結合させる。好ましい形式におい
ては、スイツチ２０４および２０６は、それぞれ
抵抗１３６および１７０と並列に結合され、下記
に明らかになされる理由のために符号化／復号化
即ちEo／Dec信号に応答して抵抗１３６および１
７０のうちの１つを選択的に短絡させる。
Ｒはしご形スイツチング回路網は、PCM語
（ワード）のステツプ入力符号ビツトに対応する
デジタル入力b4，b5，b6およびb7、およびそれぞ
れのＲラングスイツチ１７２〜２０２に対してイ
ネーブル信号を与える16のＲラング出力とを有す
る１／16（one of sixteen）Ｒ復号器２１０によ
つて制御される。例えば、ステツプ入力符号0000
に対応するＲラング出力は、Ｒラングスイツチ１
７２に接続され、ステツプ入力符号1111に対応す
るＲラング出力は、Ｒラングスイツチ１７２に接
続され、ステツプ入力符号1111に対応するＲラン
グ出力はＲラングスイツチ２０２に接続される。
従つて、いずれか１つの特定のステツプ入力符号
に対しては、Ｒラングイネーブル信号のそれぞれ
の１つが与えられてＲラングスイツチ１７２〜２
０２のうちの関連した１つをイネーブルにさせ
る。Ｒラングイネーブル信号に応答して、特定の
Ｒラング信号１７２〜２０２はそれぞれのステツ
プノードを共通のレール７６に結合させる。従つ
て、Ｒ DAC部分の両端に発生する各ステツプ
電圧は、共通レール７６を介して選択的にＣ
DAC部分５０に接続されてもよい。
（ワード）のステツプ入力符号ビツトに対応する
デジタル入力b4，b5，b6およびb7、およびそれぞ
れのＲラングスイツチ１７２〜２０２に対してイ
ネーブル信号を与える16のＲラング出力とを有す
る１／16（one of sixteen）Ｒ復号器２１０によ
つて制御される。例えば、ステツプ入力符号0000
に対応するＲラング出力は、Ｒラングスイツチ１
７２に接続され、ステツプ入力符号1111に対応す
るＲラング出力は、Ｒラングスイツチ１７２に接
続され、ステツプ入力符号1111に対応するＲラン
グ出力はＲラングスイツチ２０２に接続される。
従つて、いずれか１つの特定のステツプ入力符号
に対しては、Ｒラングイネーブル信号のそれぞれ
の１つが与えられてＲラングスイツチ１７２〜２
０２のうちの関連した１つをイネーブルにさせ
る。Ｒラングイネーブル信号に応答して、特定の
Ｒラング信号１７２〜２０２はそれぞれのステツ
プノードを共通のレール７６に結合させる。従つ
て、Ｒ DAC部分の両端に発生する各ステツプ
電圧は、共通レール７６を介して選択的にＣ
DAC部分５０に接続されてもよい。
プログラマブルＡ近似則およびMu−２５５近
似則能力を得るために、DAC部分１４は１符号
スイツチ２１４に接続された第１プレートを有す
る符号化キヤパシタ５４を利用する。第１符号ス
イツチ２１４は符号化キヤパシタ５４の第１プレ
ートを最低ランクキヤパシタ５６の第１プレート
に結合させる。符号化キヤパシタ５４の第２プレ
ートはキヤパシタ５６の第２プレートに接続され
ている。第２符号スイツチ２１５は第２基準電圧
VAGと符号化キヤパシタ５４の第１プレートとの
間に接続されている。Ａ近似則PCM変換信号又
はCDイネーブル信号のいずれかが高状態にてそ
の制御入力端子に印加されるときには、第１符号
スイツチ２１４はイネーブルにされる。Mu近似
則PCM変換信号およびCDイネーブル信号の補数
信号の両方が高状態にてその制御入力端子に印加
されるときには、第２符号スイツチ２１５はイネ
ーブルにされる。第１符号スイツチ２１４がイネ
ーブルにされるときにはいつでも、第２符号スイ
ツチ２１５はデイスエーブル信号にされてDAC
部分４８はＡ近似則PCM変換を行う。従つて、
Ｃ DAC部分５０の充電中は符号化キヤパシタ
５４は常にキヤパシタ５６と並列に接続されてい
る。Ａ近似則変換が所望される場合には、キヤパ
シタ５４はキヤパシタ５６と並列のままになつて
いることができるので、キヤパシタ５４とキヤパ
シタ５６との組合せは２ユニツトのキヤパシタン
スを与える。しかしMu−２５５近似則変換が所
望される場合には、符号化キヤパシタ５４の第１
プレートは第２基準電圧VAGに接続されキヤパシ
タ５６の第１プレートから切離される。これはＣ
DAC部分５０から１ユニツトのキヤパシタン
スを取り除いてコード（chord）000においてＡ
近似則コードサイズの１／２を与える。従つて、
起点（origin）におけるステツプサイズはMu近
似則においてはＡ近似則の起点におけるステツプ
サイズの１／２程度の大きさとなる。
似則能力を得るために、DAC部分１４は１符号
スイツチ２１４に接続された第１プレートを有す
る符号化キヤパシタ５４を利用する。第１符号ス
イツチ２１４は符号化キヤパシタ５４の第１プレ
ートを最低ランクキヤパシタ５６の第１プレート
に結合させる。符号化キヤパシタ５４の第２プレ
ートはキヤパシタ５６の第２プレートに接続され
ている。第２符号スイツチ２１５は第２基準電圧
VAGと符号化キヤパシタ５４の第１プレートとの
間に接続されている。Ａ近似則PCM変換信号又
はCDイネーブル信号のいずれかが高状態にてそ
の制御入力端子に印加されるときには、第１符号
スイツチ２１４はイネーブルにされる。Mu近似
則PCM変換信号およびCDイネーブル信号の補数
信号の両方が高状態にてその制御入力端子に印加
されるときには、第２符号スイツチ２１５はイネ
ーブルにされる。第１符号スイツチ２１４がイネ
ーブルにされるときにはいつでも、第２符号スイ
ツチ２１５はデイスエーブル信号にされてDAC
部分４８はＡ近似則PCM変換を行う。従つて、
Ｃ DAC部分５０の充電中は符号化キヤパシタ
５４は常にキヤパシタ５６と並列に接続されてい
る。Ａ近似則変換が所望される場合には、キヤパ
シタ５４はキヤパシタ５６と並列のままになつて
いることができるので、キヤパシタ５４とキヤパ
シタ５６との組合せは２ユニツトのキヤパシタン
スを与える。しかしMu−２５５近似則変換が所
望される場合には、符号化キヤパシタ５４の第１
プレートは第２基準電圧VAGに接続されキヤパシ
タ５６の第１プレートから切離される。これはＣ
DAC部分５０から１ユニツトのキヤパシタン
スを取り除いてコード（chord）000においてＡ
近似則コードサイズの１／２を与える。従つて、
起点（origin）におけるステツプサイズはMu近
似則においてはＡ近似則の起点におけるステツプ
サイズの１／２程度の大きさとなる。
入力標本（サンプル）KVINの極性は第２基準
電圧VAGより高いか、又は低いので、DAC部分１
４はＣ DAC５０上の標本と、第１基準電圧±
VREFの正負両方の形式とを比較することが可能で
なければならない。好ましい実施例では、基準電
圧発生器（図示されていない）は必要とされる第
１基準電圧±VREFおよび−VREFを発生させる。第
２図に図示するように、正および負の第１基準電
圧のうちの適当な１つは、後述するようにスイツ
チ２１６および２１７を介してそれぞれＣ
DAC５０およびＲ DAC５２に選択的に結合さ
れてもよい。
電圧VAGより高いか、又は低いので、DAC部分１
４はＣ DAC５０上の標本と、第１基準電圧±
VREFの正負両方の形式とを比較することが可能で
なければならない。好ましい実施例では、基準電
圧発生器（図示されていない）は必要とされる第
１基準電圧±VREFおよび−VREFを発生させる。第
２図に図示するように、正および負の第１基準電
圧のうちの適当な１つは、後述するようにスイツ
チ２１６および２１７を介してそれぞれＣ
DAC５０およびＲ DAC５２に選択的に結合さ
れてもよい。
再び第１図を参照すると、受信フイルタ部分１
６の第１段は、演算増幅器２２０、帰還キヤパシ
タ２１８およびスイツチドキヤパシタ２２２を含
み、このスイツチドキヤパシタ２２２の第１プレ
ートは基準電圧VAGに接続され、第２プレートは
制御信号Ｊおよびその反転（inverse）に応答
して交互にスイツチ２２４を介して演算増幅器２
２０の非反転入力と及びスイツチ２２６を介して
演算増幅器２２０の出力と接続されて結果として
帰還抵抗（feedback resistance）をまねた動作
を行なう（simulate）。好ましい実施例では、受
信フイルタ部分１６は、所望するフイルタ機能を
行うため適当な帰還パス（図示されていない）を
備えた追加のフイルタ段を含む。DAC部分１４
の電荷をスイツチ４６を介して直接的に受信フイ
ルタ１６の入力に選択的に結合させることによ
り、中間緩衝増幅器の必要性は全く除去される。
この構成においては、DAC部分１４の出力を受
信フイルタ部分１６に結合させるため緩衝増幅器
を使用することに通常伴う寄生キヤパシタンス誤
差は除去されている。という訳は、DAC部分１
４の出力端子は、常に第２基準電圧VAGに固定す
るからである。緩衝増幅器を除去するということ
は電力を節約し回路面積を節約することにもな
う。
６の第１段は、演算増幅器２２０、帰還キヤパシ
タ２１８およびスイツチドキヤパシタ２２２を含
み、このスイツチドキヤパシタ２２２の第１プレ
ートは基準電圧VAGに接続され、第２プレートは
制御信号Ｊおよびその反転（inverse）に応答
して交互にスイツチ２２４を介して演算増幅器２
２０の非反転入力と及びスイツチ２２６を介して
演算増幅器２２０の出力と接続されて結果として
帰還抵抗（feedback resistance）をまねた動作
を行なう（simulate）。好ましい実施例では、受
信フイルタ部分１６は、所望するフイルタ機能を
行うため適当な帰還パス（図示されていない）を
備えた追加のフイルタ段を含む。DAC部分１４
の電荷をスイツチ４６を介して直接的に受信フイ
ルタ１６の入力に選択的に結合させることによ
り、中間緩衝増幅器の必要性は全く除去される。
この構成においては、DAC部分１４の出力を受
信フイルタ部分１６に結合させるため緩衝増幅器
を使用することに通常伴う寄生キヤパシタンス誤
差は除去されている。という訳は、DAC部分１
４の出力端子は、常に第２基準電圧VAGに固定す
るからである。緩衝増幅器を除去するということ
は電力を節約し回路面積を節約することにもな
う。
PCM音声符号化に対する国際基準サンプリン
グ速度（rate）は、8kHz即ち125μsecごとに１フ
レームである。好ましい実施例においては、各フ
レームは16の等しい変換セグメントに分割され、
TxSyoc信号に同期されている。演算増幅器部分１
２とDAC部分１４との間の協力（協同動作）を
明らかにするためには、２つのＤ／Ａ変換が１つ
のＡ／Ｄ変換の過程（期間）において非同期で行
われる１フレームを図示してある第３図は参照さ
れたい。勿論第３図に示してある例は回路１０が
行いうる多くの方法のうちの１つだけを表わすに
すぎない。
グ速度（rate）は、8kHz即ち125μsecごとに１フ
レームである。好ましい実施例においては、各フ
レームは16の等しい変換セグメントに分割され、
TxSyoc信号に同期されている。演算増幅器部分１
２とDAC部分１４との間の協力（協同動作）を
明らかにするためには、２つのＤ／Ａ変換が１つ
のＡ／Ｄ変換の過程（期間）において非同期で行
われる１フレームを図示してある第３図は参照さ
れたい。勿論第３図に示してある例は回路１０が
行いうる多くの方法のうちの１つだけを表わすに
すぎない。
一般的に云つて、Ａ／Ｄ変換は、アナログ入力
信号VINを標本化し入力標本−KVINを帰還キヤパ
シタ２４上に蓄積することによつて行われる。次
に入力標本は、DAC部分１４のキヤパシタ５４
−７０の第１プレートに転送され、標本を再反転
させるためその第２プレート上に移される
（translate）。次に、移動された標本の極性が第
２基準電圧VAGに比較して決定される。次に、デ
ジタル符号に収束するため従来の連続近似レジス
タ即ちSAR（図示されていない）を用いてバイナ
リーサーチ（binary search）が行われ、このデ
ジタル符号はDAC部分１４を用いて変換される
と、キヤパシタ５４−７０の第２プレート上の標
本電荷を効果的に取消し、DAC部分１４の出力
端子上の電圧を強制的に第２基準電圧VAGにす
る。DAC部分１４が入力標本電圧にまで充電さ
れつつある時に、スイツチ２１４がイネーブルに
されスイツチ２１５がデイスエーブルにされ、キ
ヤパシタ５４の１ユニツトのキヤパシタンスをキ
ヤパシタ５６−７０の255ユニツトのキヤパシタ
ンスに加算し、全Ｃ DAC５０を256ユニツトの
キヤパシタンスとする。Ｒ DAC５２は、16の
ステツプ電圧のうちの任意の１つをステツプノー
ド７６を介してキヤパシタ５４−７０のうちの任
意の１つに印加することができるので、DAC部
分１４は、第１基準電圧±VREFと第２基準電圧
VAGとの間の電圧差を256（ユニツトのキヤパシタ
ンス）×16（ステツプ電圧）、即ち4096セグメント
に効果的に分割する。しかし、実際にはDAC部
分１４は圧伸（companding）に固有の増加する
ステツプおよびコード（chord）サイズによつて
これらのセグメントのうちの８（chord）×16（ス
テツプ）即ち128だけを発生させることができる
にすぎない。
信号VINを標本化し入力標本−KVINを帰還キヤパ
シタ２４上に蓄積することによつて行われる。次
に入力標本は、DAC部分１４のキヤパシタ５４
−７０の第１プレートに転送され、標本を再反転
させるためその第２プレート上に移される
（translate）。次に、移動された標本の極性が第
２基準電圧VAGに比較して決定される。次に、デ
ジタル符号に収束するため従来の連続近似レジス
タ即ちSAR（図示されていない）を用いてバイナ
リーサーチ（binary search）が行われ、このデ
ジタル符号はDAC部分１４を用いて変換される
と、キヤパシタ５４−７０の第２プレート上の標
本電荷を効果的に取消し、DAC部分１４の出力
端子上の電圧を強制的に第２基準電圧VAGにす
る。DAC部分１４が入力標本電圧にまで充電さ
れつつある時に、スイツチ２１４がイネーブルに
されスイツチ２１５がデイスエーブルにされ、キ
ヤパシタ５４の１ユニツトのキヤパシタンスをキ
ヤパシタ５６−７０の255ユニツトのキヤパシタ
ンスに加算し、全Ｃ DAC５０を256ユニツトの
キヤパシタンスとする。Ｒ DAC５２は、16の
ステツプ電圧のうちの任意の１つをステツプノー
ド７６を介してキヤパシタ５４−７０のうちの任
意の１つに印加することができるので、DAC部
分１４は、第１基準電圧±VREFと第２基準電圧
VAGとの間の電圧差を256（ユニツトのキヤパシタ
ンス）×16（ステツプ電圧）、即ち4096セグメント
に効果的に分割する。しかし、実際にはDAC部
分１４は圧伸（companding）に固有の増加する
ステツプおよびコード（chord）サイズによつて
これらのセグメントのうちの８（chord）×16（ス
テツプ）即ち128だけを発生させることができる
にすぎない。
符号化の過程において、アナログ入力標本（サ
ンプル）は、第１基準電圧±VREF／16の倍数であ
るステツプ電圧を与えるために構成されたＲ
DAC５２を用いてDAC部分１４が発生可能であ
るセグメントに対応する１組の決定レベルと比較
される。好ましい実施例においては、Ｒ DAC
５２はEo／Dec信号によつてそのように構成され
ており、この信号はスイツチ２０４をイネーブル
にさせ、スイツチ２０６をデイスエーブルにさせ
る。しかし、この符号化技術は、０〜−１の範囲
において量子化誤差を結果として生じさせること
は周知である。
ンプル）は、第１基準電圧±VREF／16の倍数であ
るステツプ電圧を与えるために構成されたＲ
DAC５２を用いてDAC部分１４が発生可能であ
るセグメントに対応する１組の決定レベルと比較
される。好ましい実施例においては、Ｒ DAC
５２はEo／Dec信号によつてそのように構成され
ており、この信号はスイツチ２０４をイネーブル
にさせ、スイツチ２０６をデイスエーブルにさせ
る。しかし、この符号化技術は、０〜−１の範囲
において量子化誤差を結果として生じさせること
は周知である。
第３図に示す例においては、DAC部分１４は
Mu−255圧伸近似則に従つて動作するものと仮定
される。このモードにおいてては、キヤパシタ５
４の第１プレートは変換中にスイツチ２１５を介
して第２基準電圧VAGに結合されるので、キヤパ
シタンスの255ユニツトだけが16ステツプ電圧の
各々にスイツチされることができ、合計で4080セ
グメントにすぎない。従つてDAC部分１４の有
効範囲は（4080／4096）×（±VREF）に限定されて
いる。
Mu−255圧伸近似則に従つて動作するものと仮定
される。このモードにおいてては、キヤパシタ５
４の第１プレートは変換中にスイツチ２１５を介
して第２基準電圧VAGに結合されるので、キヤパ
シタンスの255ユニツトだけが16ステツプ電圧の
各々にスイツチされることができ、合計で4080セ
グメントにすぎない。従つてDAC部分１４の有
効範囲は（4080／4096）×（±VREF）に限定されて
いる。
第１セグメントの期間中に、アナログ入力信号
VINが標本化され、瞬時値は−KVINとして帰還キ
ヤパシタ２４上に記憶される。但し、−Ｋは演算
増幅器１８の利得である。この説明のために、帰
還キヤパシタ２４上に記憶された入力標本−
KVINが第１基準電圧±VREFの−340／4096の値を
有すると仮定する。同時に、入力標本は信号CD
によつてイネーブルにされるゲート４２を介して
Ｃ DAC回路５０のキヤパシタ５４−７０の第
１プレートへ転送される。入力標本がＣ DAC
５０上に記憶された後に、その標本はキヤパシタ
５４−７０の第２プレートを演算増幅器１８の非
反転入力に結合したキヤパシタ５４−７０の第１
プレートを第２基準電圧VAGに結合することによ
つて、第２基準電圧VAGと比較して翻訳される。
標本の極性は今度は演算増幅器１８を翻訳された
標本（サンプル）と第２基準電圧とを比較するた
めの比較器として構成することによつて決定する
ことができる。ここに示した例の場合には、演算
増幅器１８の出力は正であり、入力標本KVINは
それが標本化された時には正であつたことを示
す。次に、比較の結果がSAR内に正の符号ビツ
トとして記憶され、スイツチ２１６をデイスエー
ブルにさせ、スイツチ２１７をイネーブルにさせ
ることによつて第１基準電圧±VREFの負電圧を選
択するのに用いられる。
VINが標本化され、瞬時値は−KVINとして帰還キ
ヤパシタ２４上に記憶される。但し、−Ｋは演算
増幅器１８の利得である。この説明のために、帰
還キヤパシタ２４上に記憶された入力標本−
KVINが第１基準電圧±VREFの−340／4096の値を
有すると仮定する。同時に、入力標本は信号CD
によつてイネーブルにされるゲート４２を介して
Ｃ DAC回路５０のキヤパシタ５４−７０の第
１プレートへ転送される。入力標本がＣ DAC
５０上に記憶された後に、その標本はキヤパシタ
５４−７０の第２プレートを演算増幅器１８の非
反転入力に結合したキヤパシタ５４−７０の第１
プレートを第２基準電圧VAGに結合することによ
つて、第２基準電圧VAGと比較して翻訳される。
標本の極性は今度は演算増幅器１８を翻訳された
標本（サンプル）と第２基準電圧とを比較するた
めの比較器として構成することによつて決定する
ことができる。ここに示した例の場合には、演算
増幅器１８の出力は正であり、入力標本KVINは
それが標本化された時には正であつたことを示
す。次に、比較の結果がSAR内に正の符号ビツ
トとして記憶され、スイツチ２１６をデイスエー
ブルにさせ、スイツチ２１７をイネーブルにさせ
ることによつて第１基準電圧±VREFの負電圧を選
択するのに用いられる。
第２セグメントの期間中に、SARは次の最上
位のビツト即ちｂ１を強制的に１にし、Ｃ復号器
１１１に対して中央範囲（mid−range）のコー
ド（chord）入力符号100を作り、Ｒ復号器２１
０に対して低範囲（low−range）のステツプ入
力符号0000を作る。コード（chord）入力符号
100に応答してＣ復号器１１１およびゲート１１
２−１３０はスイツチ８６および８８をデイスエ
ーブルにさせ、スイツチ７８−８４およびスイツ
チ９０−９４をイネーブルにさせ、キヤパシタ５
６−６２の第１プレートを第１基準電圧−VREFに
結合させて、キヤパシタ６６−７０の第１プレー
トを第２基準電圧VAGに結合させる。Ｃ復号器１
１１およびゲート１１２−１３０は、またスイツ
チ９６−１０２および１０６−１１０をデイスエ
ーブルにさせスイツチ１０４をイネーブルにさせ
て、キヤパシタ６４の第１プレートをステツプノ
ード７６に結合させる。ステツプ入力符号0000に
応答してＲ復号器２１０は、スイツチ１７４−２
０２をデイスエーブルさせ、スイツチ１７２をイ
ネーブルさせて、ステツプノード７６を第２基準
電圧VAGに結合させる。この結果、記憶された標
本（サンプル）を表わす電荷がキヤパシタ５４−
７０の第２プレート上において共有され
（sharing）、それはキヤパシタ５４−７０の第２
プレート上に電圧を発生させ、その電圧はまだ比
較器構成のままになつている演算増幅器１８の非
反転入力に印加される。
位のビツト即ちｂ１を強制的に１にし、Ｃ復号器
１１１に対して中央範囲（mid−range）のコー
ド（chord）入力符号100を作り、Ｒ復号器２１
０に対して低範囲（low−range）のステツプ入
力符号0000を作る。コード（chord）入力符号
100に応答してＣ復号器１１１およびゲート１１
２−１３０はスイツチ８６および８８をデイスエ
ーブルにさせ、スイツチ７８−８４およびスイツ
チ９０−９４をイネーブルにさせ、キヤパシタ５
６−６２の第１プレートを第１基準電圧−VREFに
結合させて、キヤパシタ６６−７０の第１プレー
トを第２基準電圧VAGに結合させる。Ｃ復号器１
１１およびゲート１１２−１３０は、またスイツ
チ９６−１０２および１０６−１１０をデイスエ
ーブルにさせスイツチ１０４をイネーブルにさせ
て、キヤパシタ６４の第１プレートをステツプノ
ード７６に結合させる。ステツプ入力符号0000に
応答してＲ復号器２１０は、スイツチ１７４−２
０２をデイスエーブルさせ、スイツチ１７２をイ
ネーブルさせて、ステツプノード７６を第２基準
電圧VAGに結合させる。この結果、記憶された標
本（サンプル）を表わす電荷がキヤパシタ５４−
７０の第２プレート上において共有され
（sharing）、それはキヤパシタ５４−７０の第２
プレート上に電圧を発生させ、その電圧はまだ比
較器構成のままになつている演算増幅器１８の非
反転入力に印加される。
キヤパシタ５６−６２の第１プレートの第１基
準電圧−VREFへのスイツチングによる電荷は、キ
ヤパシタ５４−７０の全部の第２プレート上の標
本電荷のすべてを取り消すのに十分でないので、
第２プレート上の電圧はまだ第２基準電圧VAGよ
り高い。従つて演算増幅器１８の出力は正とな
り、その結果１の符号SARのｂ１の位置に記憶
される。
準電圧−VREFへのスイツチングによる電荷は、キ
ヤパシタ５４−７０の全部の第２プレート上の標
本電荷のすべてを取り消すのに十分でないので、
第２プレート上の電圧はまだ第２基準電圧VAGよ
り高い。従つて演算増幅器１８の出力は正とな
り、その結果１の符号SARのｂ１の位置に記憶
される。
示された仮定の例では、RxSyoc信号が第３セグ
メントの期間中に受信され、Ａ／Ｄ変換順序（シ
ーケンス）が割込まれてＤ／Ａ変換を行わねばな
らないことを示す。従つて、第４セグメントの期
間中にはDACキヤパシタ５４−７０が先ず放電
される。その理由は、入力標本−KVINはまだ帰
還キヤパシタ２４上に保持されているからであ
る。例えば、デジタル入力符号00101100を受信し
たとしよう。正負符号サインビツトｂ０は０であ
るので、所望のアナログ出力信号は負でなければ
ならない。好ましい実施例におけるように、受信
フイルタ部分１６がそこに奇数の反転段を有する
場合には、スイツチ２１６をイネーブルにさせス
イツチ２１７をデイスエーブルにさせることによ
つて、第１基準電圧のうちの正の電圧＋VREFを選
択しなければならない。放電後に、Ｃ復号器１１
１はスイツチ７０−８０，８６−９０および１０
０をイネーブルにさせスイツチ８２よび８４をデ
イスエーブルにさせることによつてコード
（chord）入力符号010に応答する。同時に、Ｒ復
号器２１０はスイツチ１９６をイネーブルにさせ
スイツチ１７２−１９４および１９８−２０２を
デイスエーブルにさせることによつてステツプ入
力符号1100に応答する。従つて、キヤパシタ５６
および５８の第１プレートは第１基準電圧＋VREF
に結合され、キヤパシタ６０の第１プレートはス
テツプノード７６に結合され、キヤパシタ６２−
７０および５４の第１プレートは第２基準電圧
VAGに結合される。示された例について云うと、
Ｒ DAC５２によりステツプノード７６上に発
生されたステツプ電圧は（25／32）×VREFとなる。
キヤパシタ５６−６０の第１プレートの選択的な
スイツチングの結果生じるDAC部分１４の出力
端子上の電荷は、制御記号Ｉの制御のもとでスイ
ツチ４６を介して受信フイルタ部分１６に結合さ
れる。この電荷は［（98／4096）×（VREF）］に比
例し、DAC部分１４の出力端子から判るように
その比例定数はキヤパシタ５４−７０のアレイの
テブナン等価総キヤパシタンスに関連することを
電荷再分配原理を用いて証明できる。
メントの期間中に受信され、Ａ／Ｄ変換順序（シ
ーケンス）が割込まれてＤ／Ａ変換を行わねばな
らないことを示す。従つて、第４セグメントの期
間中にはDACキヤパシタ５４−７０が先ず放電
される。その理由は、入力標本−KVINはまだ帰
還キヤパシタ２４上に保持されているからであ
る。例えば、デジタル入力符号00101100を受信し
たとしよう。正負符号サインビツトｂ０は０であ
るので、所望のアナログ出力信号は負でなければ
ならない。好ましい実施例におけるように、受信
フイルタ部分１６がそこに奇数の反転段を有する
場合には、スイツチ２１６をイネーブルにさせス
イツチ２１７をデイスエーブルにさせることによ
つて、第１基準電圧のうちの正の電圧＋VREFを選
択しなければならない。放電後に、Ｃ復号器１１
１はスイツチ７０−８０，８６−９０および１０
０をイネーブルにさせスイツチ８２よび８４をデ
イスエーブルにさせることによつてコード
（chord）入力符号010に応答する。同時に、Ｒ復
号器２１０はスイツチ１９６をイネーブルにさせ
スイツチ１７２−１９４および１９８−２０２を
デイスエーブルにさせることによつてステツプ入
力符号1100に応答する。従つて、キヤパシタ５６
および５８の第１プレートは第１基準電圧＋VREF
に結合され、キヤパシタ６０の第１プレートはス
テツプノード７６に結合され、キヤパシタ６２−
７０および５４の第１プレートは第２基準電圧
VAGに結合される。示された例について云うと、
Ｒ DAC５２によりステツプノード７６上に発
生されたステツプ電圧は（25／32）×VREFとなる。
キヤパシタ５６−６０の第１プレートの選択的な
スイツチングの結果生じるDAC部分１４の出力
端子上の電荷は、制御記号Ｉの制御のもとでスイ
ツチ４６を介して受信フイルタ部分１６に結合さ
れる。この電荷は［（98／4096）×（VREF）］に比
例し、DAC部分１４の出力端子から判るように
その比例定数はキヤパシタ５４−７０のアレイの
テブナン等価総キヤパシタンスに関連することを
電荷再分配原理を用いて証明できる。
好ましい実施例においては、キヤパシタ５４−
７０は、受信フイルタ部分１６の第１段の入力キ
ヤパシタンスとして機能し、この段の利得の一部
を決定する。受信フイルタ部分１６の第１段や必
要とする利得を減少させる一方でフイルタ部分１
６のダイナミツクレンジを増大するために、Ｄ／
Ａ変換は、十分な量の電荷を受信フイルタ部分１
６に結合させるように連続するセグメントにおい
て２回実行される。この方法によつてDAC部分
１４と受信フイルタ部分１６との間のインタフエ
ースをとることから得られる予期しなかつた利点
は、アナログ信号のフラツトトツプ又は零位保持
サンプリング（zero order hold、sampling）に
通常関連した（sin ｘ）／Ｘ歪みが自動的に補正
されることである。この問題の更に詳しい説明に
ついては、ステフアンH.ケリーおよびヘンリ
ー・ウルツブルグが1980年４月10日に出願した本
発明の譲受人に譲渡された係属中の米国特許出願
第138969号明細書を参照するとよい。
７０は、受信フイルタ部分１６の第１段の入力キ
ヤパシタンスとして機能し、この段の利得の一部
を決定する。受信フイルタ部分１６の第１段や必
要とする利得を減少させる一方でフイルタ部分１
６のダイナミツクレンジを増大するために、Ｄ／
Ａ変換は、十分な量の電荷を受信フイルタ部分１
６に結合させるように連続するセグメントにおい
て２回実行される。この方法によつてDAC部分
１４と受信フイルタ部分１６との間のインタフエ
ースをとることから得られる予期しなかつた利点
は、アナログ信号のフラツトトツプ又は零位保持
サンプリング（zero order hold、sampling）に
通常関連した（sin ｘ）／Ｘ歪みが自動的に補正
されることである。この問題の更に詳しい説明に
ついては、ステフアンH.ケリーおよびヘンリ
ー・ウルツブルグが1980年４月10日に出願した本
発明の譲受人に譲渡された係属中の米国特許出願
第138969号明細書を参照するとよい。
Ｄ／Ａ変換中にハーフビツト補正を行うことに
よつて、もとのＡ／Ｄ変換から生じる量子化誤差
を最小にすることができる。この補正を行うた
め、Ｒ DAC５２は第２基準電圧VAG／32の奇数
倍数としてステツプ電圧を与えるように構成され
るべきである。好ましい実施例においては、Ｒ
DAC５２はスイツチ２０６をイネーブルにさせ、
スイツチ２０４をデイスエーブルにさせるEo／
Dec信号によつてそのように構成される。補正は、
Ｄ／Ａ変換において１／2LSBだけＲはしご
（ladder）を効果的に高くし又は上昇させて、
Ａ／Ｄ変換における１／2LSBのＲはしごの相対
的低下又は下降を補償し、その結果量子化誤差を
±１／２の範囲にシフトさせる。
よつて、もとのＡ／Ｄ変換から生じる量子化誤差
を最小にすることができる。この補正を行うた
め、Ｒ DAC５２は第２基準電圧VAG／32の奇数
倍数としてステツプ電圧を与えるように構成され
るべきである。好ましい実施例においては、Ｒ
DAC５２はスイツチ２０６をイネーブルにさせ、
スイツチ２０４をデイスエーブルにさせるEo／
Dec信号によつてそのように構成される。補正は、
Ｄ／Ａ変換において１／2LSBだけＲはしご
（ladder）を効果的に高くし又は上昇させて、
Ａ／Ｄ変換における１／2LSBのＲはしごの相対
的低下又は下降を補償し、その結果量子化誤差を
±１／２の範囲にシフトさせる。
第５セグメントの終りまでに、変換されたアナ
ログ信号は受信フイルタ部分１６に結合され、フ
イルタ帰還キヤパシタ２１８上にチヤージ
（charge）されてしまつている。第６セグメント
の開始時に、入力標本−KVINを帰還キヤパシタ
２４から戻してDACキヤパシタ５４−７０上に
チヤージ（charge）することによつてＡ／Ｄ変
換はそれが割込まれたところで再開される。第６
セグメントの終りには、上述したように入力信号
標本（サンプル）は再びキヤパシタ５４−７０の
第２プレート上に移行される。
ログ信号は受信フイルタ部分１６に結合され、フ
イルタ帰還キヤパシタ２１８上にチヤージ
（charge）されてしまつている。第６セグメント
の開始時に、入力標本−KVINを帰還キヤパシタ
２４から戻してDACキヤパシタ５４−７０上に
チヤージ（charge）することによつてＡ／Ｄ変
換はそれが割込まれたところで再開される。第６
セグメントの終りには、上述したように入力信号
標本（サンプル）は再びキヤパシタ５４−７０の
第２プレート上に移行される。
第７セグメントの期間中に、第２セグメントの
終りまでに確立された値にとどまつているSAR
は、次の最上位のデジタル入力ビツトｂ２、即ち
第２コード（chord）入力ビツトを強制的に１に
する。その結果生じるコード（chord）入力符号
110に応答してＣ復号器１１１およびゲート１１
２−１３０はスイツチ９０および９２をデイスエ
ーブルにさせ、スイツチ７８−８８および９４を
イネーブルにさせて、キヤパシタ５６−６６の第
１プレートを第１基準電圧−VREFに結合させ、キ
ヤパシタ７０の第１プレートを第２基準電圧VAG
に結合させる。Ｃ復号器１１１およびゲート１１
２−１３０はまたスイツチ９６−１０６および１
１０をデイスエーブルにさせ、スイツチ１０８を
イネーブルにさせて、キヤパシタ６８の第１プレ
ートをステツプノード７６に結合させる。ステツ
プ入力符号0000に応答してＲ復合器２１０はスイ
ツチ１７４−２０２をデイスエーブルにさせ、ス
イツチ１７２および２０４をイネーブルにさせ、
ステツプノード７６を第２基準電圧VAGに結合さ
せる。この結果、記憶された標本を表わす電荷が
キヤパシタ５４−７０の第２プレート上に共有さ
れ（sharing）、それはキヤパシタ５４−７０の第
２プレート上に電圧を発生させ、その電圧はまだ
比較器構成のままになつている演算増幅器１８の
非反転入力に印加される。
終りまでに確立された値にとどまつているSAR
は、次の最上位のデジタル入力ビツトｂ２、即ち
第２コード（chord）入力ビツトを強制的に１に
する。その結果生じるコード（chord）入力符号
110に応答してＣ復号器１１１およびゲート１１
２−１３０はスイツチ９０および９２をデイスエ
ーブルにさせ、スイツチ７８−８８および９４を
イネーブルにさせて、キヤパシタ５６−６６の第
１プレートを第１基準電圧−VREFに結合させ、キ
ヤパシタ７０の第１プレートを第２基準電圧VAG
に結合させる。Ｃ復号器１１１およびゲート１１
２−１３０はまたスイツチ９６−１０６および１
１０をデイスエーブルにさせ、スイツチ１０８を
イネーブルにさせて、キヤパシタ６８の第１プレ
ートをステツプノード７６に結合させる。ステツ
プ入力符号0000に応答してＲ復合器２１０はスイ
ツチ１７４−２０２をデイスエーブルにさせ、ス
イツチ１７２および２０４をイネーブルにさせ、
ステツプノード７６を第２基準電圧VAGに結合さ
せる。この結果、記憶された標本を表わす電荷が
キヤパシタ５４−７０の第２プレート上に共有さ
れ（sharing）、それはキヤパシタ５４−７０の第
２プレート上に電圧を発生させ、その電圧はまだ
比較器構成のままになつている演算増幅器１８の
非反転入力に印加される。
キヤパシタ５６−６６の第１プレートの第１基
準電圧−VREFへのスイツチングによる電荷は今や
キヤパシタ５４−７０のすべての第２プレート上
の標本電荷の全部を取り消すのに十分な量以上に
なつているので、第２プレート上の電圧は第２基
準電圧VAG以下となる。従つて、演算増幅器１８
の出力は負となり、その結果符号０がSARのｂ
２の位置に記憶される。
準電圧−VREFへのスイツチングによる電荷は今や
キヤパシタ５４−７０のすべての第２プレート上
の標本電荷の全部を取り消すのに十分な量以上に
なつているので、第２プレート上の電圧は第２基
準電圧VAG以下となる。従つて、演算増幅器１８
の出力は負となり、その結果符号０がSARのｂ
２の位置に記憶される。
第８セグメントの期間中に、SARは次の最上
位のデジタル入力ビツトｂ３、即ち第３コード
（chord）入力ビツトを強制的に１にする。その
結果生じるコード（chord）入力符号101に応答
して、Ｃ復号器１１１およびゲート１１２−１３
０はスイツチ８８および９０をデイスエーブルに
させ、スイツチ７８−８６および９２−９４をイ
ネーブルにさせて、キヤパシタ５６−６４の第１
プレートを第１基準電圧−VREFに結合させ、キヤ
パシタ６８−７０の第１プレートを第２基準電圧
VAGに結合させる。Ｃ復号器１１１およびゲート
１１２−１３０はまたスイツチ９６−１０４およ
び１０８−１１０をデイスエーブルにさせ、スイ
ツチ１０６をイネーブルにさせて、キヤパシタ６
６の第１プレートをステツプノード７６に結合さ
せる。スイツチノード符号0000に応答して、Ｒ復
号器２１０はスイツチ１７４−２０２をデイスエ
ーブルにさせ、スイツチ１７２および２０４をイ
ネーブルにさせて、ステツプノード７６を第２基
準電圧VAGに結合させる。この結果、記憶された
標本を表わす電荷がキヤパシタ５４−７０の第２
プレートに共有（sharing）されて、それはキヤ
パシタ５４−７０の第２プレート上に電圧を発生
させ、その電圧はまだ比較器構成のままになつて
いる演算増幅器１８の非反転入力に印加されてい
る。
位のデジタル入力ビツトｂ３、即ち第３コード
（chord）入力ビツトを強制的に１にする。その
結果生じるコード（chord）入力符号101に応答
して、Ｃ復号器１１１およびゲート１１２−１３
０はスイツチ８８および９０をデイスエーブルに
させ、スイツチ７８−８６および９２−９４をイ
ネーブルにさせて、キヤパシタ５６−６４の第１
プレートを第１基準電圧−VREFに結合させ、キヤ
パシタ６８−７０の第１プレートを第２基準電圧
VAGに結合させる。Ｃ復号器１１１およびゲート
１１２−１３０はまたスイツチ９６−１０４およ
び１０８−１１０をデイスエーブルにさせ、スイ
ツチ１０６をイネーブルにさせて、キヤパシタ６
６の第１プレートをステツプノード７６に結合さ
せる。スイツチノード符号0000に応答して、Ｒ復
号器２１０はスイツチ１７４−２０２をデイスエ
ーブルにさせ、スイツチ１７２および２０４をイ
ネーブルにさせて、ステツプノード７６を第２基
準電圧VAGに結合させる。この結果、記憶された
標本を表わす電荷がキヤパシタ５４−７０の第２
プレートに共有（sharing）されて、それはキヤ
パシタ５４−７０の第２プレート上に電圧を発生
させ、その電圧はまだ比較器構成のままになつて
いる演算増幅器１８の非反転入力に印加されてい
る。
キヤパシタ５６−６４の第１プレートの第１基
準電圧−VREFへのスイツチングによる電荷は、ま
だキヤパシタ５４−７０のすべての第２プレート
上の標本電荷の全部を取り消すのに十分な量以上
であるので、第２プレート上の電圧は再び第２基
準電圧VAG以下になる。従つて演算増幅器１８の
出力は負となり、その結果符号０がSARのｂ３
の位置に記憶される。このようにして、第８セグ
メントの終りまでには、SARのコード（chord）
入力部分は100を含み、入力信号標本の振幅がコ
ード（chord）４以内にあることを示す。
準電圧−VREFへのスイツチングによる電荷は、ま
だキヤパシタ５４−７０のすべての第２プレート
上の標本電荷の全部を取り消すのに十分な量以上
であるので、第２プレート上の電圧は再び第２基
準電圧VAG以下になる。従つて演算増幅器１８の
出力は負となり、その結果符号０がSARのｂ３
の位置に記憶される。このようにして、第８セグ
メントの終りまでには、SARのコード（chord）
入力部分は100を含み、入力信号標本の振幅がコ
ード（chord）４以内にあることを示す。
第９セグメントの期間中に、SARは次の最上
位のデジタル入力ビツトｂ４、即ち第１ステツプ
入力ビツトを強制的に１にする。コード
（chord）入力符号100に応答して、Ｃ復号器１１
１およびゲート１１２−１３０はスイツチ８６−
８８をデイスエーブルにさせ、スイツチ７８−８
４および９０−９４をイネーブルにさせて、キヤ
パシタ５６−６２の第１プレートを第１基準電圧
−VREFに結合させ、キヤパシタ６６−７０の第１
プレートを第２基準電圧VAGに結合させる。Ｃ復
号器１１１およびゲート１１２−１３０はまたス
イツチ９６−１０２および１０６−１１０をデイ
スエーブルにさせ、スイツチ１０４をイネーブル
にさせて、キヤパシタ６４の第１プレートをステ
ツプノード７６に結合させる。ステツプ入力符号
1000に応答して、Ｒ復号器２１０はスイツチ１７
２−１８６および１９０−２０２をデイスエーブ
ルにさせ、スイツチ１８８をイネーブルにさせ
て、（16／32）×VREFをステツプノード７６を介し
てキヤパシタ６４の第１プレートに結合させる。
この結果、記憶された標本を表わす電荷がキヤパ
シタ５４−７０の第２プレート上に共有され
（sharing）、それはキヤパシタ５４−７０の第２
プレート上に電圧を生じさせ、その電圧はまだ比
較器構成のままになつている演算増幅器１８の非
反転入力に印加される。
位のデジタル入力ビツトｂ４、即ち第１ステツプ
入力ビツトを強制的に１にする。コード
（chord）入力符号100に応答して、Ｃ復号器１１
１およびゲート１１２−１３０はスイツチ８６−
８８をデイスエーブルにさせ、スイツチ７８−８
４および９０−９４をイネーブルにさせて、キヤ
パシタ５６−６２の第１プレートを第１基準電圧
−VREFに結合させ、キヤパシタ６６−７０の第１
プレートを第２基準電圧VAGに結合させる。Ｃ復
号器１１１およびゲート１１２−１３０はまたス
イツチ９６−１０２および１０６−１１０をデイ
スエーブルにさせ、スイツチ１０４をイネーブル
にさせて、キヤパシタ６４の第１プレートをステ
ツプノード７６に結合させる。ステツプ入力符号
1000に応答して、Ｒ復号器２１０はスイツチ１７
２−１８６および１９０−２０２をデイスエーブ
ルにさせ、スイツチ１８８をイネーブルにさせ
て、（16／32）×VREFをステツプノード７６を介し
てキヤパシタ６４の第１プレートに結合させる。
この結果、記憶された標本を表わす電荷がキヤパ
シタ５４−７０の第２プレート上に共有され
（sharing）、それはキヤパシタ５４−７０の第２
プレート上に電圧を生じさせ、その電圧はまだ比
較器構成のままになつている演算増幅器１８の非
反転入力に印加される。
キヤパシタ５６−６２の第１プレートを第１基
準電圧−VREFへスイツチングおよびキヤパシタ６
４の第１プレートを（16／32）×VREFへスイツチ
ングすることによる電荷はまだキヤパシタ５４−
７０のすべての第２プレート上の標本電荷の全部
を取り消すのに十分な量以上なので、第２プレー
ト上の電圧は再び第２基準電圧VAG以下になる。
従つて演算増幅器１８の出力は負となり、その結
果符号０がSARのｂ４の位置に記憶される。同
様な方法で、残りのステツプ入力ビツトに対応す
る残りのデジタル入力ビツトｂ５，ｂ６およびｂ
７の各々はそれぞれ第10、第11および第12セグメ
ントにおいて決定される。従つて第12セグメント
の終りまでには、SARのコード（chord）入力部
分は100を含み、SARのステツプ入力部分は0110
を含んで、標本化された場合入力信号VINの振幅
はコード（chord）４のステツプ６内にあつたこ
とを示す。
準電圧−VREFへスイツチングおよびキヤパシタ６
４の第１プレートを（16／32）×VREFへスイツチ
ングすることによる電荷はまだキヤパシタ５４−
７０のすべての第２プレート上の標本電荷の全部
を取り消すのに十分な量以上なので、第２プレー
ト上の電圧は再び第２基準電圧VAG以下になる。
従つて演算増幅器１８の出力は負となり、その結
果符号０がSARのｂ４の位置に記憶される。同
様な方法で、残りのステツプ入力ビツトに対応す
る残りのデジタル入力ビツトｂ５，ｂ６およびｂ
７の各々はそれぞれ第10、第11および第12セグメ
ントにおいて決定される。従つて第12セグメント
の終りまでには、SARのコード（chord）入力部
分は100を含み、SARのステツプ入力部分は0110
を含んで、標本化された場合入力信号VINの振幅
はコード（chord）４のステツプ６内にあつたこ
とを示す。
Ａ／Ｄ変換の完了後はいつでもSARの内容は
その後の使用又は伝送のため適当な保持レジスタ
（図示されていない）に転送することができる。
好ましい実施例では、転送は、デジタル符号ビツ
トｂ７の決定後のセグメントの期間中に行われ
る。次にSARは次のＡ／Ｄ変換サイクルの準備
のためすべて零にクリアされる。
その後の使用又は伝送のため適当な保持レジスタ
（図示されていない）に転送することができる。
好ましい実施例では、転送は、デジタル符号ビツ
トｂ７の決定後のセグメントの期間中に行われ
る。次にSARは次のＡ／Ｄ変換サイクルの準備
のためすべて零にクリアされる。
第13セグメントの期間中に、第2RxSyoc信号が
受信される。それに応答してフイルタ−コーデツ
クの組合せ回路１０は上述したように動作し、必
要とされるデジタル−アナログ変換を第14および
第15セグメントの期間中に行う。アナログ−デジ
タル変換、デジタル−アナログ変換のいずれもが
起きていないと、回路は第13および第16セグメン
トにおけるようにアイドルモード（idle mode）
に入る。TxおよびRxSyoc信号の相対的タイミン
グに応じて、各フレーム０〜４のアイドルモード
セグメントを有しうる。
受信される。それに応答してフイルタ−コーデツ
クの組合せ回路１０は上述したように動作し、必
要とされるデジタル−アナログ変換を第14および
第15セグメントの期間中に行う。アナログ−デジ
タル変換、デジタル−アナログ変換のいずれもが
起きていないと、回路は第13および第16セグメン
トにおけるようにアイドルモード（idle mode）
に入る。TxおよびRxSyoc信号の相対的タイミン
グに応じて、各フレーム０〜４のアイドルモード
セグメントを有しうる。
第３図の代表的なタイミング図を用いてフイル
タ−コーデツクの組合せ回路１０の動作を示した
が、１つのフレームの期間中に２回のデジタル−
アナログ変換と１回のアナログ−デジタル変換を
行うフイルタ−コーデツクの組合せ回路１０の能
力は音声応用における非同期動作を保証すること
は明らかである。事実、前のアナログ−デジタル
変換が完了していればたとえTxSyoc信号がセグメ
ント前に起きたとしても、フイルタ−コーデツク
の組合せ回路１０は満足に動作することを証明す
ることができる。
タ−コーデツクの組合せ回路１０の動作を示した
が、１つのフレームの期間中に２回のデジタル−
アナログ変換と１回のアナログ−デジタル変換を
行うフイルタ−コーデツクの組合せ回路１０の能
力は音声応用における非同期動作を保証すること
は明らかである。事実、前のアナログ−デジタル
変換が完了していればたとえTxSyoc信号がセグメ
ント前に起きたとしても、フイルタ−コーデツク
の組合せ回路１０は満足に動作することを証明す
ることができる。
本発明を好ましい実施例について説明したが、
本発明は多くの方法で変形させることができ、上
記に具体的に示し説明した例以外の多数の実施例
の形をとりうることは当業技術者には明らかであ
ろう。従つて、添付した請求範囲によつて、本発
明の真の精神および範囲内にある本発明のすべて
の変形を含むことが意図されている。
本発明は多くの方法で変形させることができ、上
記に具体的に示し説明した例以外の多数の実施例
の形をとりうることは当業技術者には明らかであ
ろう。従つて、添付した請求範囲によつて、本発
明の真の精神および範囲内にある本発明のすべて
の変形を含むことが意図されている。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/261,848 US4370632A (en) | 1981-05-08 | 1981-05-08 | Multiple function operational amplifier circuit |
| US261848 | 1988-10-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58500686A JPS58500686A (ja) | 1983-04-28 |
| JPH0262968B2 true JPH0262968B2 (ja) | 1990-12-27 |
Family
ID=22995140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57501768A Granted JPS58500686A (ja) | 1981-05-08 | 1982-04-21 | 多機能演算増幅器回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4370632A (ja) |
| EP (1) | EP0078303B1 (ja) |
| JP (1) | JPS58500686A (ja) |
| CA (1) | CA1172709A (ja) |
| DE (1) | DE3279500D1 (ja) |
| WO (1) | WO1982003955A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0464033U (ja) * | 1990-10-12 | 1992-06-01 | ||
| JPH0684999U (ja) * | 1993-05-24 | 1994-12-06 | 卓弥 今 | 吸臭口装着トイレ |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4455539A (en) * | 1982-08-13 | 1984-06-19 | Motorola, Inc. | Switched capacitor all pass filter |
| US4519083A (en) * | 1982-08-16 | 1985-05-21 | Texas Instruments Incorporated | Bilateral digital data transmission system |
| BE897773A (nl) * | 1983-09-19 | 1984-03-19 | Bell Telephone Mfg Cy | Pulse code modulatie omzetter |
| US4531106A (en) * | 1983-10-04 | 1985-07-23 | At&T Technologies, Inc. | Switched capacitor circuits |
| JPH0657075B2 (ja) * | 1984-05-29 | 1994-07-27 | 富士通株式会社 | ディジタル通話路装置 |
| JPS6156501A (ja) * | 1984-08-28 | 1986-03-22 | Toshiba Corp | 整流回路 |
| FR2619975B1 (fr) * | 1987-08-28 | 1989-11-17 | France Etat | Cellule biquadratique a capacites commutees sans boucle continue de contre-reaction et a faible sensibilite par rapport au gain des amplificateurs operationnels et au ratio des capacites |
| FR2624324B1 (fr) * | 1987-12-08 | 1991-10-11 | Thomson Hybrides Microondes | Comparateur de tensions electriques a autocalibration differentielle |
| US5262681A (en) * | 1990-10-31 | 1993-11-16 | Kikusui Electronics Corporation | Trigger source switching circuit |
| GB9302881D0 (en) * | 1993-02-12 | 1993-03-31 | Pilkington Micro Electronics | Programmable switched capacitor circuit |
| US20050116768A1 (en) * | 2000-01-21 | 2005-06-02 | Jens Sauerbrey | Amplifier or filter circuit in switched capacitor circuit logic and method for amplifying or filtering signals |
| US7199740B1 (en) * | 2000-05-21 | 2007-04-03 | Analog Devices, Inc. | Method and apparatus for use in switched capacitor systems |
| US6873278B1 (en) * | 2000-05-21 | 2005-03-29 | Analog Devices, Inc. | Method and apparatus for use in switched capacitor systems |
| US6437720B1 (en) | 2001-02-16 | 2002-08-20 | Conexant Systems, Inc. | Code independent charge transfer scheme for switched-capacitor digital-to-analog converter |
| JP3801602B2 (ja) * | 2004-06-23 | 2006-07-26 | 株式会社半導体理工学研究センター | Ｄａ変換回路及びそれを用いたδσａｄ変調器 |
| US7439896B2 (en) | 2005-09-08 | 2008-10-21 | Marvell World Trade Ltd. | Capacitive digital to analog and analog to digital converters |
| EP1770867B1 (en) | 2005-09-08 | 2017-05-31 | Marvell World Trade Ltd. | Capacitive digital to analog and analog to digital converters |
| JP2010171627A (ja) * | 2009-01-21 | 2010-08-05 | Sony Corp | 半導体集積回路、液晶駆動回路及び液晶表示装置 |
| CN119341571B (zh) * | 2024-10-12 | 2025-06-10 | 北京京瀚禹电子工程技术有限公司 | 异步范式的具有动态计算能力及可变精度量化的adc电路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4151429A (en) * | 1977-10-03 | 1979-04-24 | Northern Telecom Limited | Differential charge sensing circuit for MOS devices |
| US4210872A (en) * | 1978-09-08 | 1980-07-01 | American Microsystems, Inc. | High pass switched capacitor filter section |
| US4315227A (en) * | 1979-12-05 | 1982-02-09 | Bell Telephone Laboratories, Incorporated | Generalized switched-capacitor active filter |
| US4331894A (en) * | 1980-05-29 | 1982-05-25 | American Microsystems, Inc. | Switched-capacitor interolation filter |
-
1981
- 1981-05-08 US US06/261,848 patent/US4370632A/en not_active Expired - Lifetime
-
1982
- 1982-04-19 CA CA000401184A patent/CA1172709A/en not_active Expired
- 1982-04-21 EP EP82901751A patent/EP0078303B1/en not_active Expired
- 1982-04-21 JP JP57501768A patent/JPS58500686A/ja active Granted
- 1982-04-21 WO PCT/US1982/000516 patent/WO1982003955A1/en not_active Ceased
- 1982-04-21 DE DE8282901751T patent/DE3279500D1/de not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0464033U (ja) * | 1990-10-12 | 1992-06-01 | ||
| JPH0684999U (ja) * | 1993-05-24 | 1994-12-06 | 卓弥 今 | 吸臭口装着トイレ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0078303A1 (en) | 1983-05-11 |
| JPS58500686A (ja) | 1983-04-28 |
| EP0078303B1 (en) | 1989-03-01 |
| DE3279500D1 (en) | 1989-04-06 |
| EP0078303A4 (en) | 1986-08-21 |
| CA1172709A (en) | 1984-08-14 |
| US4370632A (en) | 1983-01-25 |
| WO1982003955A1 (en) | 1982-11-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0262968B2 (ja) | ||
| JP2804269B2 (ja) | 再分配形ａ／ｄ変換器とアナログ信号をディジタル信号に変換する方法 | |
| US4385286A (en) | Use of single reference voltage for analog to digital or digital to analog conversion of bipolar signals | |
| US4195282A (en) | Charge redistribution circuits | |
| US4384277A (en) | Digital to analog converter | |
| US6437720B1 (en) | Code independent charge transfer scheme for switched-capacitor digital-to-analog converter | |
| US4799042A (en) | Apparatus and method for offset voltage correction in an analog to digital converter | |
| JPH0542179B2 (ja) | ||
| JPS63254826A (ja) | オ−バ−サンプル形ａ／ｄ変換器 | |
| JP2001119299A (ja) | ディジタル−アナログ電流変換器 | |
| JPH03184424A (ja) | アナログ／デジタルコンバータ | |
| JPS63100823A (ja) | 切替コンデンサを備えた差動アナログ−デイジタル変換器 | |
| US4311988A (en) | Programmable A-law and μ-law DAC | |
| Gregorian et al. | An integrated single-chip PCM voice codec with filters | |
| US4468654A (en) | Charge redistribution a-law PCM decoder | |
| CN114401008B (zh) | 差分输入sar adc的开关电容电路及开关控制方法 | |
| US20010002819A1 (en) | Capacitance type digital/analog converter capable of reducing total capacitance | |
| US4468653A (en) | Charge redistribution mu-law PCM decoder | |
| CN120582624A (zh) | 一种高效低成本的双模式sar adc及双模式切换方法 | |
| JPH0523650B2 (ja) | ||
| JPS628051B2 (ja) | ||
| JPH0531852B2 (ja) | ||
| JPH04156722A (ja) | Ｄ／ａ変換器 | |
| Terry et al. | A PCM voice codec with on-chip filters | |
| JPS59171313A (ja) | Ｄ／ａ変換回路 |