JPH0262978A - 静電耐圧評価方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、パッケージ帯電法において半導体装置に静電
気サージを加えた後、半導体装置に帯電した電荷を除去
して初期状態に戻すための静電耐圧評価装置の除電方法
に関するものである。

（従来の技術） 従来、このような分野の技術としては、「月刊Ｓｅｍ１
ｃｏｎｄｕｃｔｏｒ　Ｗｏｒｌｄ　　（セミコンダクタ
　ワールド）」、（１９８７−８＞株式会社プレスジャ
ーナル「静電破壊モデルとその試験法ＪＰ、７５８１に
記載されるものがあった。以下、その構成を図を用いて
説明する。

第２図は従来のパッケージ帯電法における静電耐圧評価
装置の除電方法を示すブロック図、第３図は第２図の静
電耐圧評価装置の斜視図である。

静電耐圧評価装置は、半導体装置１に高電圧を印加する
ための高電圧電源２と電極３、放電バー４、及び除電バ
ー５を有しており、除電バー５と接地６間には抵抗７が
設けられている。このように構成された静電耐圧評価装
置により、半導体装置１の静電耐圧評価試験は、次のよ
うなシーケンスで行なわれる。

（１）　電極３上に半導体装置１を載置し、ＩＣ押え８
により半導体装置１を固定する。

（２）　高電圧電源２により直流電圧を印加する。

（３）　放電バー４を図示しないＸ−Ｙテーブルによっ
て移動させ、半導体装置１の被試験端子１−１に接触さ
せて、放電試験を実施する。

（４）　除電バー５を半導体装置１の被試験端子１−１
を含む全ての端子１−２に接触させる。

（５）　放電バー４を上昇させ、被試験端子１１から離
す。

（６）　高電圧電源２を遮断し、接地電位にする。

（７）　除電バー５を介して半導体装置１の故障判定を
行なう。

（８）　除電バー５を全ての端子１−２から離す。

以上のパッケージ帯電法のシーケンスにおいて、放電バ
ー４が被試験端子１−１に接触したとき、双方の間に放
電現象が生じ、電荷の移動が起こる。

次いで、除電バー４が全端子１−２に接触したときには
、半導体装置１と除電バー４が共に接地電位となってい
るため、電荷の移動はない。次に高電圧電源２を遮断し
接地電位にするときには、半導体装置１内に帯電した電
荷は除電バー４を介して接地側へ移動し、印加電極３側
に誘導されている電荷は高電圧電源２側へ移動する。こ
の電荷移動に際し、半導体装置１にストレスを加えない
ように電源電位を適当な降下速度に設定し、かつ除電バ
ー４にはＩ■Ω程度の抵抗７が直列に挿入されている。

また、前記静電耐圧評価装置は、前記文献に記載されて
いるように、半導体装置１の浮遊容量及び試駆回路の布
線容量の影響を除去するため、第２図及び第３図の構成
を有しており、市場フィールドでの静電破壊現象の忠実
な再現に努めた構成となっている。

（発明が解決しようとする課題） しかしながら、上記構成の静電耐圧評価装置の除電方法
においては、多種多様な封ｄ−パッケージの形態により
破壊現象及び破壊特性が変化する半導体装置に対し、静
電耐圧評価を行なうに際して前述の試験シーケンスを等
し〈実施することが難しいという問題があった。以下、
その問題について、第４図〜第８図を用いて説明する。

第４図は従来のＩＣカードの除電方法を示す構成図、第
５図は放電バー先端長さに対する破壊耐圧データ、第６
図（ａ）、（ｂ）は放電バーの形状図で同図（ａ）はＤ
　ｆ　Ｉ）タイプ及び同図（ｂ）はフラットタイプの放
電バーを示し、第７図はフラットパケージ形半導体装置
の除電方法を示す構成図、第８図は第７図のＡ部拡大図
である。

第４図において、静電耐圧評価装置の電極１１上には、
端子１２を有するＩＣカード１３が固定されている。こ
のＩＣカード１３に対し静電耐圧評価試験の前述のシー
ケンス（３）、（４）を施すに際し、放電バー１４の先
端長さしと除電バー１５の先端からＩＣカード１３まで
の高さＩ］との関係により、双方が電気的及び機械的な
干渉を弓き起こす。

即ち、長さし、が長いとＩ　Ｃカード１３の破壊耐圧デ
ータが高く得られ、本来のパッケージ帯電法による半導
体装置の静電破壊モデルを正確にシュミレートできなく
なる。例えば第５図に示すように、長さ［、が約２ｍｍ
を超えると破壊耐圧値は急激に増大し、実状を反映しな
くなってしまう。したがって、通常の長さｌ−は２ｍｍ
以内に制限され、試験される半導体装置の封止パッケー
ジ等の形態に応じて、例えば第６図（ａ）、（ｂ）に示
すような種々の形状の放電バーが考案されている。これ
らは、破壊耐圧値に極力相違を生じないように設定され
ている。

また、前記高さＨが低い場合には、高電圧電源１６の印
加中に除電バー１５と端子１２間で放電を生じるおそれ
がある。それ故、十分な高さＨをとる必要があるが、除
電バー１５の上下駆動ストロークにも制限され、通常は
５ｍｍ程度とされている。

このように、放電バー１４の先端長さし及び除電バー１
５の高さ１１の上限値に制約を受ける状況下にあって、
双方を微細な端子１２に互いに干渉しないように接触さ
せることは極めて難しく、前記シーケンス（３）、（４
＞の実現が困難であった。

第７図及び第８図のフラットパッケージ形半導体装置の
静電耐圧評価試験においても、同様な問題点があった。

図において、電極１７上に固定されたフラットパッケー
ジ形半導体装置１８に対し、除電バー１９は円弧運動に
よりその全端子２０に同時に接触可能な構造となってい
る。

この場合において、端子２０のフラット長さＬｆは０．
５〜１ｍｍ程度と非常に短く、放電バー２１の先端部直
径りが０．６ｍｍ程度であるため、前記シーケンス（３
）、（４）の実施時には端子２０の極めて狭いフラット
部上に放電バー２１と除電バー１９が殆ど余裕なしに併
存することになる。したがって、放電バー２１と除電バ
ー１９の電気的干渉のみならず機械的な干渉をも招き、
除電バー１９に変形を生じるおそれがある。

また、除電バー１９に半導体装置１８の故障判定用テス
ト端子の役割を兼ねさせる場合には、前記変形に起因す
る接触不良により、正確な故障判定を行なえないという
問題もあった。

本発明は、前記従来技術が持っていた」題として、半導
体装置の全端子に除電バーを同時に接触さぜる除電方法
では、多種多様な封止パッケージ形態を有する半導体装
置に対応できず、電気的及び機械的な干渉によって、静
電破壊現象を忠実に再現した静電耐圧評価試験の実施が
困難な点について解決した静電耐圧評価装置の除電方法
を提供するものである。

（課題を解決するなめの手段） 本発明は、前記課題を解決するために、半導体装置にパ
ッケージ帯電法により静電耐圧評価試験を施すに際し、
高電圧電源、放電バー及び除電バーを有する静電耐圧評
価装置の該高電圧電源を前記半導体装置に印加し、該半
導体装置の被試験端子に前記放電バーを接触させて放電
を行なった後、前記半導体装置に帯電している電荷を前
記除電バーを介して除去する静電耐圧評価装置の除電方
法において、前記半導体装置の電源端子、接地端子、及
び該電源端子と該接地端子間に保護回路を有する入出力
端子のうち、前記放電バーと接触している前記被試験端
子から離間位置にある少なくとも一つの端子に前記除電
バーを接触させ、かつ前記高電圧電源の遮断時における
電圧降下を所定の降下速度に制御するようにしたもので
ある。

また、前記電圧降下は、時間し及び比例定数ｋによる電
圧降下速度Ｖ（ｔ）−ｋｔに対し、Ｖ（ｔ）Ｉ≦ＩＵ（
ｔ）ｌとなる単調減少関数Ｕ（ｔ）によって制御するよ
うにしたものである。

ここに、前記比例定数には、前記半導体装置における半
導体素子の酸化膜にかかる電圧Ｖｏｘ、該酸化膜の破壊
電圧値Ｖｂ、該酸化膜の容量Ｃｏｘ、前記半導体装置の
パッケージ容量Ｃｐ、総合抵抗［え、及び前記保護回路
におけるダイオードの応答時間τにおいて、しくでなる
時間ｔにおいてＶｂｌ＞１Ｖｏｘｌとなるよう下式によ
り求める。

（作用） 本発明によれば、以上のように静電耐圧評価装置の除電
方法を構成したので、半導体装置の電源端子、接地端子
及び入出力端子のうち、放電バーと接触している半導体
装置の被試験端子から離間位置にある少なくとも−っの
端子に除電バーを接触させて除電することは、放電バー
と除電バー間に十分な隔たりを保持し、双方の接触を防
止するように働く。それ故、放電バーと除電バーの電気
的及び機械的干渉が容易カリ確実に防止される。

また、高電圧電源の遮断時における電圧降下速度を制御
することは、前記半導体装置に大きなストレスを与える
ことなく除電を行なうことを可能にする働きをする。こ
の働きにより半導体装置に対するストレスの悪影響が阻
止され、正確な静電耐圧評価が可能となる。

したがって、前記課題を解決することができる。

（実施例） 第１図（ａ＞、（ｂ）は本発明の実施例における静電耐
圧評価装置の除電方法を示すもので、同図（ａ）は平面
図及び同図（ｂ）はブロック図である。

この除電方式はパッケージ帯電法に対して実施されるも
のであり、静電耐圧評価装置は高電圧電源装置３１、電
極３２、放電バー３３及び除電バー３４を有している。

高電圧電源装置３１は高電圧電源３１−１と図示しない
ｉｌ制御装置とを有しており、高電圧電源３１−１は電
極３２に接続されると共に、接地されている。

前記除電バー３４は、例えば４個の除電バー３４−１〜
３４−４に分割されていて、それぞれが独立に駆動可能
な構成となっている。除電バー３４−１〜３４−４は、
それぞれ抵抗３５を介して接地されている。

上記構成の静電耐圧評価装置の除電方法は、半導体装置
３６の電源端子、接地端子、及び電源端子と接地端子間
に保護回路を有する入出力端子のうち、少なくとも一つ
の端子より除電を行なうもので、除電に際し高電圧電源
３１−１の電圧降下速度を高電圧電源装置３１の制御装
置によって制御し、静電破壊に弱い半導体素子の酸化膜
にストレスがかからないようにしたものである。このよ
うな除電方法を用いた静電耐圧評価試験は、次の如きシ
ーケンスで行なわれる。

（ｉ）　　半導体装置３６を電極３２上に固定し、放電
バー３３を図示しないＸ−Ｙテーブルにより移動して、
半導体装置３６の被試験端子３６−１に位置合わせする
。

（ｉｉ）　　高電圧電源３１−１により直流高電圧を印
加する。

（ｉｉｉ　＞　　放電バー３３を降下させて被試験端子
３６−１に接触させ、放電試験を実施する。

（ｉｖ）　　半導体装置３６の４辺において、被試験端
子３６−１を含まない３辺に対応する除電バー３４−２
〜３４−４のうち、少なくとも１個の除電バーを半導体
装置３６の端子３６−２に接触させる。このとき、半導
体装置３６の電源端子、接地端子及び入出力端子のうち
、少なくとも−っの端子に除電バーが接触する。

（Ｖ）　　放電バー３３を上昇させ、被試験端子３６−
１から離す。

（ｖｉ）　　高電圧電源装置３１の＄ｌ制御装置：によ
り、高電圧電源３１．−１を所定の電圧降下速度で接地
電位にする。

（Ｖｉｉ）　　端子３６−２に接触していない除電バー
を接触させ、全除電バー３４−１〜３４−４を被試験端
子３６−１を含む全ての端子３６−２に接触させる。

（Ｖｉｉｉ）　　全除電バー３４−１〜３４−４を介し
て半導体装置３６の故障判定を行なう。

（ｉ×）　　全除電バー３４−１〜３４−４を半導体装
置３６の端子３６−２から離脱させる。

上記シーケンスにおいては、放電バー３３及び除電バー
３４が被試験端子３６−１に同時に接触することはなく
、しかも放電バー３３が被試験端子３６−１に接触して
いるとき、他の端子３６−２に接触する除電バー３４は
放電バー３３から十分雑されている。したがって、放電
バー３３及び除電バー３４の電気的及び機械的干渉のお
それはなく、上記シーケンスの実施は容易に可能となる
。

以上の除電方法において、高電圧電源３１−１遮断時の
電圧降下速度の決定は、次の方法により行なう。以Ｆに
、電圧降下速度の決定方法を第９図〜第１１図を用いて
説明する。

第９図は保護回路を有するＭＯ８ＪｒＲ造半導体素子の
入出力端子部の回路図、第１０図は第９図の半導体素子
を有する半導体装置に対してパッケージ帯電法による静
電耐圧評価試験を施すときの等価回路、及び第１１図は
電圧降下速度の制御関数である。

第９図において、半導体素子は電源端子■。Ｄ及び接地
端子ＶＳｓを有し、その間に保護回路４１を備えた入出
力端子４２を有している。保護回路４１は例えばダイオ
ード４３及び保護抵抗４４によって構成されている。こ
のようなＭＯ８ｉ造半導造梁導体素子耐圧評価において
は、破壊モードが半導体素子の酸化膜の破壊に依ｒＦ、
するところが大きく、第９図の半導体素子に対してパッ
ケージ帯電試験を実施したときの等価回路は、第１０図
のように考えられる。そこで、電源端子■Ｄｌ）、接地
端子■８．及び入出力端子４２のいずれかを使用して除
電する際のストレスについて、第１０図により考察する
。

第１０図において、入出力端子に放電する際には、ダイ
オードＤ１の等価抵抗は、前記保護抵抗４４とその他の
抵抗骨を合わせた総合抵抗Ｒに比べて十分に小さいため
、酸化膜の容１ｃｏｘの両端の電圧はダイオードＩ）　
１の応答時間τ後に最大になると考えられる。この最大
電圧が酸化膜の最大電界強度より大きい場合に酸化膜の
破壊が起きると考えられる。

それ故、高電圧電源４５を遮断するときにこの閉ループ
回路内にある程度の大きさを有する抵抗を挿入後、高電
圧電源４５を遮断しない限り、放電時と大きさか等しく
極性の異なる静電気ストレスが半導体素子にががり、正
確な評価が行なえない。また、抵抗挿入のみでは、放電
回路の浮遊容量による結合で半導体素子にストレスがか
がる可能性がある。

そこで、高電圧電源４５の電圧降下速度を制御すること
により、除電する際に酸化膜にががる電圧を最大電界強
度以下にすればよい。

いま、高電圧電源４５の降下速度をｖ（Ｂ−ｋｔ（ｋ：
比例定数）で制御すると仮定すると、高電圧電源遮断時
に酸化膜にががる電圧Ｖｏｘは、ダイオードＤ１の応答
時間τに対しｔ〉τである時間先において、 で表わされる。ここで、Ｃｐは半導体装置のパッケージ
容量である。

（１）式において例えば、酸化膜界Ｎｃｏｘ＝０．５Ｆ
、パッケージ容量Ｃｐ＝５ｐＦ、総合抵抗Ｒ＝５０Ω、
比例定数に−−６０００ｋＶ／ｓｅｃ、及び酸化膜の破
壊電圧値Ｖｂ＝５０Ｖとして、酸化膜にかかる電圧Ｖｏ
ｘが破壊電圧値ｖｂに達するまでの時間ｔを求めると、
ｔ＝５．５μｓｅｃを得る。この時間ｔは、ダイオード
Ｄ１の応答時間τ≦５ｎｓｅｃに比較して十分大きく、
ｔ＝５ｎｓｅｃにおける酸化膜の電圧値はＶｏｘ＝２．
７１ｘｌＯ−２Ｖである。

このように、電源端子Ｖ。０と接地端子ＶＳ２間に保護
回路４１が挿入された入出力端子４２を有する半導体装
置に対する除電方法は、電圧降下速度とダイオ−１〈Ｄ
Ｉの応答速度との関係により酸化膜ｌ＼のストレスを軽
減することが可能となる。電源端子ＶＤＤ及び接地端子
Ｖｓｓを介した除電方法は、インピーダンスが非常に大
きいため問題とならない 上述のように電圧降下速度Ｖ（ｔ）＝ｋｔにおいて、酸
化膜の破壊電圧値ｖｂに対し、ＩＶｂ＞１Ｖｏｘｌとな
るような比例定数ｋを求め、第１１図に示すようなｍＶ
（ｔ）ｌ≦１（Ｊ（ｔ＞を満足する単調減少関数ＬＪ（
ｔ）により、高電圧電源遮断時の電圧降下速度を制御す
れば、半導体素子に大きなストレスを加えることなく除
電を行なうことができる。

以上のように、本実施例においては、除電バー３４が放
電バー３３に近接もしくは接触することがなく、したが
って放電バー３３と除電バー３４の電気的及び機械的干
渉のおそれがない。しかも、高電圧電源３１−１遮断時
の電圧降下速度を制御することによって、半導体素子に
大きなストレスを与えることなく除電が可能となる。そ
れ故、多種多様な封止パッケージ形態を有する半導体装
置に対応することができ、その静電破壊現象を正確かつ
容易に再現することができる。

第１２図は本実施例の除電方法における変形例を示す構
成図である。

この除電方法は保護回路を有するＩＣカード５１に対し
、放電バー５２に除電バーの役割を兼ねさせたものであ
る。この場合の静電耐圧評価装置は、放電バー５２、高
電圧電源装置５３、電極５４及びテストパーー５５を有
しており、高電圧電源装置５３は高電圧電源５３−１と
図示しない制御装置とを備えている。前記テストバー５
５は、ＩＣカード５１の故障判定に用いない場合には、
設ける必要はない。

前記静電耐圧評価装置による試験シーケンスは、次のよ
うにして行なわれる。

■　Ｉ　Ｃカード５１を電極５４上に固定する。

■　高電圧電源装置５３により高電圧を印加する。

■　放電バー５２をＩＣカート５１の被試験端子５１−
１に接触させ、放電試験を実施する。

■　高電圧電源５３−１を制御装置により所定の電圧降
下速度で接地電位にする。

■　放電バー５２を上昇させ、被試験端子５１−１から
離す。

■　テストパー５５をＩＣカード５１の被試験端子５１
−１を含む全ての端子５１−２に接触させ、ＩＣカード
５１の故障、ｌｉ’ｌ定を行なう。

このようにすれば、第１図（ａ＞、（ｂ）の除電方法と
ほぼ同様の作用及び利点が得られると共に、放電バー５
２に除電バーの役割を兼ねさぜなことにより、静電耐圧
評価装置の構成及び除電動作を簡単にすることかできる
。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能であり、例えば次のような変形例が挙げられる。

（イ）　第１図（ａ＞、（ｂ）及び第１２図では、制御
装置を有する高電圧電源装置３１．５３を設けるものと
したが、電圧降下速度の制御が可能なものを用いるなら
ば、高電圧電源３１−１．．５Ｂ−１のみを設けるだけ
でもよい。

（ロ）　第１図（ａ）、（ｂ）では除電バー３４を４分
割するものとしたが、封止パッケージ等の形態に応じて
４分割以上、もしくはそれ以下に分割してもよい。

（ハ）　半導体素子は保護回路４１を有するならば、第
９図のものに限定されるものではない。また、保護回路
４１の構成も図示のものに限らず、異なった構成の保護
回路を有する種々の半導体装置に対して本発明の適用が
可能である。

（発明の効果） 以上詳細に説明したように、本発明によれば、半導体装
置の電源端子、接地端子及び入出力端子のうち、放電バ
ーと接触した被試験端子から離間位置にある少なくとも
一つの端子により除電を行なうもので、放電バーと除電
バー間における電気的及び機械的干渉を防止することが
できる。しがも、高電圧電源の遮断時における電圧降下
速度を制御することによって、半導体装置に大きなスト
レスを与えることなく除電を施すことができ〜る。

したがって、多種多様な封止パッケージ形態を有する半
導体装置に対する静電耐圧評価試験を正確かつ容易に行
なうことができ、市場フィールドで発生する半導体装置
の静電破壊現象を忠実に再現できるという効果がある。

【図面の簡単な説明】

第１図（ａ＞、（ｂ）は本発明の実施例における静電耐
圧評価装置の除電方法を示し、同図（ａ）は平面図及び
同図（ｂ）はブロック図、第２図は従来の静電耐圧評価
装置の除電方法を示すブロック図、第３図は第２図の静
電耐圧評価装置の斜視図、第４図は従来のＩＣカードの
除電方法を示す形状図で、同図（ａ＞はＤ　Ｉ　Ｉ）タ
イプ及び同図（ｂ）はフラッ１〜タイプを示し、第７図
は従来のフラットパッケージ形半導体装置の除電方法を
示す構成図、第８図は第７図のＡ部拡大図、第９図は保
護回路を有する半導体素子の回路図、第１゜実施例の除
電方法における変形例を示す構成図である。 ３１５Ｂ・・・・・・高電圧電源装置、３１−１〜５３
−１・・・・・・高電圧電源、３２．５４・・聞電極、
３３．５２・・・・・・放電バー、３４・・曲除電バー
、３６・・・・・・半導体装置、３６−１．５１−１・
・曲成試験端子、３６−２．５１−２・・・・・・端子
、４１・・・・・・保護回路、４２・・・・・・入出力
端子、ＶＤＩ）・・・・・・電源端子、■ｓ、・・・・
・・接地端子、５１・・・・・・ＩＣカード。

Claims (1)

1. 【特許請求の範囲】 １、半導体装置にパッケージ帯電法により静電耐圧評価
   試験を施すに際し、高電圧電源、放電バー及び除電バー
   を有する静電耐圧評価装置の該高電圧電源を前記半導体
   装置に印加し、該半導体装置の被試験端子に前記放電バ
   ーを接触させて放電を行なった後、前記半導体装置に帯
   電している電荷を前記除電バーを介して除去する静電耐
   圧評価装置の除電方法において、 前記半導体装置の電源端子、接地端子、及び該電源端子
   と該接地端子間に保護回路を有する入出力端子のうち、
   前記放電バーと接触している前記被試験端子から離間位
   置にある少なくとも一つの端子に前記除電バーを接触さ
   せ、 かつ前記高電圧電源の遮断時における電圧降下を所定の
   降下速度に制御することを特徴とする静電耐圧評価装置
   の除電方法。 ２、前記電圧降下は、時間ｔ及び比較定数ｋによる電圧
   降下速度Ｖ（ｔ）＝ｋｔに対し、 ｜Ｖ（ｔ）｜≦｜Ｕ（ｔ）｜となる単調減少関数Ｕ（ｔ
   ）によつて制御する請求項１記載の静電耐圧評価装置の
   除電方法。 ここに、前記比較定数ｋは、前記半導体装置における半
   導体素子の酸化膜にかかる電圧Ｖ＿ｏ＿ｘ、該酸化膜の
   破壊電圧値Ｖ＿ｂ、該酸化膜の容量Ｃ＿ｏ＿ｘ、前記半
   導体装置のパッケージ容量Ｃ＿ｐ、総合抵抗Ｒ、及び前
   記保護回路におけるダイオードの応答時間τにおいて、
   ｔ＜τなる時間ｔにおいて、｜Ｖ＿ｂ｜≫｜Ｖ＿ｏ＿ｘ
   ｜となるよう下式により求める。 ▲数式、化学式、表等があります▼