JPH0263116A - Ｍｉｓ形半導体集積回路 - Google Patents
Ｍｉｓ形半導体集積回路Info
- Publication number
- JPH0263116A JPH0263116A JP63214323A JP21432388A JPH0263116A JP H0263116 A JPH0263116 A JP H0263116A JP 63214323 A JP63214323 A JP 63214323A JP 21432388 A JP21432388 A JP 21432388A JP H0263116 A JPH0263116 A JP H0263116A
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- JP
- Japan
- Prior art keywords
- semiconductor integrated
- integrated circuit
- type semiconductor
- ion implantation
- mis type
- Prior art date
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路のパターンに関するものであ
る。
る。
第８図は従来の半導体集積回路のイオン注入時における
ゲート部分の断面図、第９図は半導体クエハの平面図を
示す。図において、（１）は基板、（２）は酸化絶縁膜
、（３）はゲート配線、（４）はイオン注入時にマスク
するレジスト、（５）はイオン注入を示しく６）はイオ
ン注入（５）を行う時レジスト（４）及びゲート配＃ｉ
（３）に帯電した電荷を示す。（７）は９エノ・、（
３）はチップ単体、（９）はチップ単体（３）を切断す
る切シ代を示す。
ゲート部分の断面図、第９図は半導体クエハの平面図を
示す。図において、（１）は基板、（２）は酸化絶縁膜
、（３）はゲート配線、（４）はイオン注入時にマスク
するレジスト、（５）はイオン注入を示しく６）はイオ
ン注入（５）を行う時レジスト（４）及びゲート配＃ｉ
（３）に帯電した電荷を示す。（７）は９エノ・、（
３）はチップ単体、（９）はチップ単体（３）を切断す
る切シ代を示す。
また、イオン注入工程によっては＠１０図に示すように
、レジスト（４）がチップ（３）周辺部よシ分離してい
る場合がある。
、レジスト（４）がチップ（３）周辺部よシ分離してい
る場合がある。
次に動作について説明する。
基板（１）上に形成された酸化絶縁ａ（２）とゲー）＆
線（３）がある。ここで、酸化絶縁膜（２）の薄い部分
はトランジスタ部分となる。次に、イオン注入（５）時
レジスト（４）によってマスクされ、イオン注入（５）
によってレジスト（４）及びゲート配線（３）には電荷
が蓄積され帯電する。次に第１１図に示すように、絶縁
体である酸化絶縁膜（２）の弱い部分、つまシ薄膜部分
であるトランジスタ部を破壊し、接地されている基板（
１）に抜ける。
線（３）がある。ここで、酸化絶縁膜（２）の薄い部分
はトランジスタ部分となる。次に、イオン注入（５）時
レジスト（４）によってマスクされ、イオン注入（５）
によってレジスト（４）及びゲート配線（３）には電荷
が蓄積され帯電する。次に第１１図に示すように、絶縁
体である酸化絶縁膜（２）の弱い部分、つまシ薄膜部分
であるトランジスタ部を破壊し、接地されている基板（
１）に抜ける。
従来の半導体集積回路は以上のように構成されていたの
で、ゲート配線とシリコン基板ｔａ＋の絶縁が破れ半導
体集積回路の動作時においてリーク電流が起る０特に相
補形ＭＩＳ形半導体集積回路において、その利点の１つ
は低消費電流であシ歩留りの低下が問題となる。
で、ゲート配線とシリコン基板ｔａ＋の絶縁が破れ半導
体集積回路の動作時においてリーク電流が起る０特に相
補形ＭＩＳ形半導体集積回路において、その利点の１つ
は低消費電流であシ歩留りの低下が問題となる。
また、経時劣化においても信頼性上問題となる。
この発明は上記のような問題点を解消するためになされ
たもので、絶縁膜破壊を防ぐことを目的とする。
たもので、絶縁膜破壊を防ぐことを目的とする。
この発明に係るＭＩＳ形半導体集積回路はゲート配線と
同一の配線をパターン上で追加接地するものである。
同一の配線をパターン上で追加接地するものである。
この発明におけるＭＩＳ形半導体集積回路はゲート配線
と同一の配線を追加し、この１２線を接地することによ
シイオン注入時のレジスト及びゲートに帯電しないよう
にする。
と同一の配線を追加し、この１２線を接地することによ
シイオン注入時のレジスト及びゲートに帯電しないよう
にする。
以下、この発明の一実施例を図について説明する。第１
図において、（１）は基板、（２）は酸化絶Ｒ膜、（３
）はゲート配線、（４）はイオン注入時にマスクするレ
ジスト、（６）はゲート配線（３）及びレジスト（４）
に帯電した電荷を示し、（３）はチップ単体方向で動作
領域を示す。（９）は動作領域（３）を切断する切υ代
を示す０ 第２図はウェハの平面図で、図中、燵Ｑは接地しである
金属リングである。
図において、（１）は基板、（２）は酸化絶Ｒ膜、（３
）はゲート配線、（４）はイオン注入時にマスクするレ
ジスト、（６）はゲート配線（３）及びレジスト（４）
に帯電した電荷を示し、（３）はチップ単体方向で動作
領域を示す。（９）は動作領域（３）を切断する切υ代
を示す０ 第２図はウェハの平面図で、図中、燵Ｑは接地しである
金属リングである。
第３図は第５図の一部を拡大した拡大図である０また、
イオン注入工程によってはレジスト（４）が分離してい
るパターンがあシ得るので、第４図に示すようにレジス
ト（４）をゲート配線（３）又はレジスト（４）で結ん
でおく。
イオン注入工程によってはレジスト（４）が分離してい
るパターンがあシ得るので、第４図に示すようにレジス
ト（４）をゲート配線（３）又はレジスト（４）で結ん
でおく。
従来のパターンに加えてゲート配＃！（３）を切υ代（
９）にそって格子模様にしておき、さらにウエノ・端で
導電性の高い金属リング叫と接触させ、金属リングＱＯ
を接地しておく。ζこで、新たに追加したゲート配線（
３）はイオン注入時のレジスト（４）と接触しているの
で、イオン注入時の電荷（６）はこの配線（３）を通シ
９工・１端の金属リングＱ１によシ接地電位に洛ちる。
９）にそって格子模様にしておき、さらにウエノ・端で
導電性の高い金属リング叫と接触させ、金属リングＱＯ
を接地しておく。ζこで、新たに追加したゲート配線（
３）はイオン注入時のレジスト（４）と接触しているの
で、イオン注入時の電荷（６）はこの配線（３）を通シ
９工・１端の金属リングＱ１によシ接地電位に洛ちる。
酸化絶縁膜（２）は絶縁物であシ、ゲート配線（３）は
導体であるため、を荷（６）は酸化絶縁膜（２）を破壊
するエネルギーをもつまで帯電するよシ以前に、ゲート
配＃Ｉ（３）を通シ接地電位に落ちてしまう。
導体であるため、を荷（６）は酸化絶縁膜（２）を破壊
するエネルギーをもつまで帯電するよシ以前に、ゲート
配＃Ｉ（３）を通シ接地電位に落ちてしまう。
なお、上記実施例では追加する配線にゲート配線（３）
を用いた場合を示したが、第５図のように別途工程を増
やし、より導電性の高い金属！！ｉｉ３ Ｍ （１）を
用いてもよい。
を用いた場合を示したが、第５図のように別途工程を増
やし、より導電性の高い金属！！ｉｉ３ Ｍ （１）を
用いてもよい。
また、第６図のように、あらかじめ切９代（９）部分の
酸化絶縁膜（２）を除去しておき、イオン注入時の電荷
（６）を追加したゲート配線（３）を通じてシリコン基
板（１）に逃がしてもよい。
酸化絶縁膜（２）を除去しておき、イオン注入時の電荷
（６）を追加したゲート配線（３）を通じてシリコン基
板（１）に逃がしてもよい。
嘔らに、第７因の追加するゲート配線（３）を他の金属
配＃！Ｑ１を用いてもよい０ 〔発明の効果〕 以上のようにこの発明によれば、パターン上においてゲ
ート配線の追加によシ、半導体集積回路の製造工程を増
すことなく、イオン注入時の酸化膜破壊を防止できる効
果がある。
配＃！Ｑ１を用いてもよい０ 〔発明の効果〕 以上のようにこの発明によれば、パターン上においてゲ
ート配線の追加によシ、半導体集積回路の製造工程を増
すことなく、イオン注入時の酸化膜破壊を防止できる効
果がある。
第１図は発明の一実施例による半導体集積回路を示す断
面図、第２図は発明の一実施例による半導体集積回路を
示す平面図、第３図は第５図の拡大図、第４図は発明の
一実施例による半導体集積回路を示す平面図、第５図は
この発明の他の実施例を示す断面図、第６図はこの発明
の他の実施例を示す断面図、第７図はこの発明の他の実
施例を示す断面図、ｍｓ図は従来の半導体集積回路管示
す断面図、第９図は従来の半導体集積回路を示す平面図
、第１０図は従来の半導体集積回路で酸化膜破壊を示す
断面図、第１１図は従来の半導体集積回路を示す平面図
である。 図において、（１）は基板、（２）は酸化絶縁膜、（３
）はゲート配線、（４）はレジスト、（５）はイオン注
入、（６）は電荷、（７）はウェハ、（３）はチップ単
体、（９）は切シ代、 ＱＯは金属リング、ａηは金属
配線を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
面図、第２図は発明の一実施例による半導体集積回路を
示す平面図、第３図は第５図の拡大図、第４図は発明の
一実施例による半導体集積回路を示す平面図、第５図は
この発明の他の実施例を示す断面図、第６図はこの発明
の他の実施例を示す断面図、第７図はこの発明の他の実
施例を示す断面図、ｍｓ図は従来の半導体集積回路管示
す断面図、第９図は従来の半導体集積回路を示す平面図
、第１０図は従来の半導体集積回路で酸化膜破壊を示す
断面図、第１１図は従来の半導体集積回路を示す平面図
である。 図において、（１）は基板、（２）は酸化絶縁膜、（３
）はゲート配線、（４）はレジスト、（５）はイオン注
入、（６）は電荷、（７）はウェハ、（３）はチップ単
体、（９）は切シ代、 ＱＯは金属リング、ａηは金属
配線を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- ＭＩＳ形半導体集積回路の製造時において、イオン注入
時によるゲート酸化膜破壊を金属配線の追加することに
よつて防ぐことを特徴とするＭＩＳ形半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63214323A JPH0263116A (ja) | 1988-08-29 | 1988-08-29 | Ｍｉｓ形半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63214323A JPH0263116A (ja) | 1988-08-29 | 1988-08-29 | Ｍｉｓ形半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0263116A true JPH0263116A (ja) | 1990-03-02 |
Family
ID=16653855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63214323A Pending JPH0263116A (ja) | 1988-08-29 | 1988-08-29 | Ｍｉｓ形半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0263116A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5290709A (en) * | 1991-04-16 | 1994-03-01 | Nec Corporation | Method of manufacturing semiconductor device |
| JPH098146A (ja) * | 1995-06-16 | 1997-01-10 | Nec Corp | 半導体装置及びその製造方法 |
-
1988
- 1988-08-29 JP JP63214323A patent/JPH0263116A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5290709A (en) * | 1991-04-16 | 1994-03-01 | Nec Corporation | Method of manufacturing semiconductor device |
| JPH098146A (ja) * | 1995-06-16 | 1997-01-10 | Nec Corp | 半導体装置及びその製造方法 |
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