JPH098146A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH098146A JPH098146A JP7174023A JP17402395A JPH098146A JP H098146 A JPH098146 A JP H098146A JP 7174023 A JP7174023 A JP 7174023A JP 17402395 A JP17402395 A JP 17402395A JP H098146 A JPH098146 A JP H098146A
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】ＭＯＳ構造の差動対トランジスタにおいてチャ
ージアップの影響により、ＶTがマッチングしなくなる
ことを防ぐ半導体装置の提供。 【構成】差動対トランジスタのゲート電極同士を製造途
中までチャージアップ防止用導体で電気的に接続してお
く。これにより、製造工程中に起こり得るチャージアッ
プの影響が回路的なゲートの接続先によらず同等とな
り、差動対トランジスタのマッチング性がよくなる。
ージアップの影響により、ＶTがマッチングしなくなる
ことを防ぐ半導体装置の提供。 【構成】差動対トランジスタのゲート電極同士を製造途
中までチャージアップ防止用導体で電気的に接続してお
く。これにより、製造工程中に起こり得るチャージアッ
プの影響が回路的なゲートの接続先によらず同等とな
り、差動対トランジスタのマッチング性がよくなる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特にＭＯＳ構造の差動入力対トランジスタ
に関する。
方法に関し、特にＭＯＳ構造の差動入力対トランジスタ
に関する。
【０００２】
【従来の技術】図６に示すように、従来の差動対トラン
ジスタ（differential pair transistors）は、第１の
トランジスタＭ１と第２のトランジスタＭ２とからな
り、回路構成上、第１のトランジスタＭ１のゲートは第
１の高ポリシリコン抵抗Ｒ１に接続され、第２のトラン
ジスタＭ２のゲートは第６のトランジスタＭ６のドレイ
ンすなわち拡散層に接続される構成とされる場合があ
る。なお、第１のトランジスタＭ１と第２のトランジス
タＭ２のソースは共通接続されて定電流源を構成する第
５のトランジスタＭ５に接続され、第１のトランジスタ
Ｍ１のドレインは、第３、第４のトランジスタＭ３、Ｍ
４から構成されるカレントミラー回路の入力端に接続さ
れ、第２のトランジスタＭ２とカレントミラー回路の出
力端との接続点から出力が取り出される。
ジスタ（differential pair transistors）は、第１の
トランジスタＭ１と第２のトランジスタＭ２とからな
り、回路構成上、第１のトランジスタＭ１のゲートは第
１の高ポリシリコン抵抗Ｒ１に接続され、第２のトラン
ジスタＭ２のゲートは第６のトランジスタＭ６のドレイ
ンすなわち拡散層に接続される構成とされる場合があ
る。なお、第１のトランジスタＭ１と第２のトランジス
タＭ２のソースは共通接続されて定電流源を構成する第
５のトランジスタＭ５に接続され、第１のトランジスタ
Ｍ１のドレインは、第３、第４のトランジスタＭ３、Ｍ
４から構成されるカレントミラー回路の入力端に接続さ
れ、第２のトランジスタＭ２とカレントミラー回路の出
力端との接続点から出力が取り出される。
【０００３】
【発明が解決しようとする課題】この従来の差動入力対
トランジスタでは、第１のトランジスタＭ１のゲートは
第１の高ポリシリコン抵抗Ｒ１に接続され、拡散層には
接続されていず、第２のトランジスタＭ２のゲートが拡
散層に接続されているため、製造工程、例えばアルミの
エッチング等でのチャージアップの影響により、図７に
示すように、差動対トランジスタＭ１、Ｍ２のＩＤ−Ｖ
Ｇ特性（ドレイン電流−ゲート電圧特性）にしきい値電
圧（threshold voltage）の差ΔＶT＝約20ｍＶ程度の差
異が生じる。
トランジスタでは、第１のトランジスタＭ１のゲートは
第１の高ポリシリコン抵抗Ｒ１に接続され、拡散層には
接続されていず、第２のトランジスタＭ２のゲートが拡
散層に接続されているため、製造工程、例えばアルミの
エッチング等でのチャージアップの影響により、図７に
示すように、差動対トランジスタＭ１、Ｍ２のＩＤ−Ｖ
Ｇ特性（ドレイン電流−ゲート電圧特性）にしきい値電
圧（threshold voltage）の差ΔＶT＝約20ｍＶ程度の差
異が生じる。
【０００４】これは、チャージアップによりゲート酸化
膜とゲートポリシリコン界面に蓄積されたチャージ（電
荷）が、拡散層にゲートが接続されている第２のトラン
ジスタＭ２では抜け易く、高ポリシリコン抵抗Ｒ１にゲ
ートが接続されている（拡散層には接続されていない）
第１のトランジスタＭ１では抜け難いために発生する。
膜とゲートポリシリコン界面に蓄積されたチャージ（電
荷）が、拡散層にゲートが接続されている第２のトラン
ジスタＭ２では抜け易く、高ポリシリコン抵抗Ｒ１にゲ
ートが接続されている（拡散層には接続されていない）
第１のトランジスタＭ１では抜け難いために発生する。
【０００５】このように、従来の差動入力対トランジス
タでは、最も重要なしきい値電圧ＶTのマッチング（整
合）がとれず、オペアンプの入力段として用いる場合に
はオフセット（入力オフセット電圧）が大きくなるとい
う問題点があった。
タでは、最も重要なしきい値電圧ＶTのマッチング（整
合）がとれず、オペアンプの入力段として用いる場合に
はオフセット（入力オフセット電圧）が大きくなるとい
う問題点があった。
【０００６】従って、本発明は上記問題点を解消し、Ｍ
ＯＳ構造の差動入力ペアトランジスタにおいてチャージ
アップの影響により、しきい値電圧ＶTがマッチングし
なくなることを回避した半導体装置及びその製造方法を
提供することを目的とする。
ＯＳ構造の差動入力ペアトランジスタにおいてチャージ
アップの影響により、しきい値電圧ＶTがマッチングし
なくなることを回避した半導体装置及びその製造方法を
提供することを目的とする。
【０００７】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、差動動作をさせるＭＯＳ構造の入力部の
差動対トランジスタのゲート電極同士を所定の製造工程
の段階まで互いに電気的に接続しておくためのチャージ
アップ防止用配線を備えることを特徴とする半導体装置
を提供する。
め、本発明は、差動動作をさせるＭＯＳ構造の入力部の
差動対トランジスタのゲート電極同士を所定の製造工程
の段階まで互いに電気的に接続しておくためのチャージ
アップ防止用配線を備えることを特徴とする半導体装置
を提供する。
【０００８】また、本発明は、第１、第２のＭＯＳトラ
ンジスタからなり、ゲートの接続先がそれぞれ拡散層と
ポリシリコンのように互いに異なる差動対トランジスタ
を含む半導体装置において、前記第１、第２のＭＯＳト
ランジスタのゲート電極同士を電気的に接続するための
チャージアップ防止用配線を備え、前記チャージアップ
防止用配線は、後の製造工程において生ずるチャージア
ップにより前記ＭＯＳトランジスタのゲート領域に蓄積
される電荷を前記チャージアップ防止用配線を通して前
記拡散層側に逃すように機能し、その後前記チャージア
ップ防止用配線を切断してなることを特徴とする半導体
装置を提供する。
ンジスタからなり、ゲートの接続先がそれぞれ拡散層と
ポリシリコンのように互いに異なる差動対トランジスタ
を含む半導体装置において、前記第１、第２のＭＯＳト
ランジスタのゲート電極同士を電気的に接続するための
チャージアップ防止用配線を備え、前記チャージアップ
防止用配線は、後の製造工程において生ずるチャージア
ップにより前記ＭＯＳトランジスタのゲート領域に蓄積
される電荷を前記チャージアップ防止用配線を通して前
記拡散層側に逃すように機能し、その後前記チャージア
ップ防止用配線を切断してなることを特徴とする半導体
装置を提供する。
【０００９】そして、本発明は、差動動作をさせるＭＯ
Ｓ構造の入力部の差動対トランジスタのゲート電極同士
をチャージアップ防止用配線にて電気的に接続し、所定
の製造工程終了後に前記チャージアップ防止用配線を切
断することを特徴とする半導体装置の製造方法を提供す
る。
Ｓ構造の入力部の差動対トランジスタのゲート電極同士
をチャージアップ防止用配線にて電気的に接続し、所定
の製造工程終了後に前記チャージアップ防止用配線を切
断することを特徴とする半導体装置の製造方法を提供す
る。
【００１０】本発明の半導体装置の製造方法は、好まし
くは、前記チャージアップ防止用配線が、ポリシリコン
配線からなり、パッシベーション膜形成後に選択的エッ
チングにより切断されることを特徴とする。
くは、前記チャージアップ防止用配線が、ポリシリコン
配線からなり、パッシベーション膜形成後に選択的エッ
チングにより切断されることを特徴とする。
【００１１】また、本発明の半導体装置の製造方法は、
好ましくは、前記チャージアップ防止用配線が、ポリシ
リコン配線からなり、前記ポリシリコン配線にコンタク
トを介して２つの電極パッドを接続し、半導体装置製造
後のウェハ試験時に前記２つの電極パッド間に所定の電
圧を印加し、前記チャージアップ防止用配線を切断する
ことを特徴とする。
好ましくは、前記チャージアップ防止用配線が、ポリシ
リコン配線からなり、前記ポリシリコン配線にコンタク
トを介して２つの電極パッドを接続し、半導体装置製造
後のウェハ試験時に前記２つの電極パッド間に所定の電
圧を印加し、前記チャージアップ防止用配線を切断する
ことを特徴とする。
【００１２】
【作用】本発明によれば、差動対トランジスタのゲート
の接続先が拡散層と高ポリシリコン抵抗のように異なる
場合でも、製造途中までゲート電極同士を電気的に接続
することにより、アルミのエッチングやパッシベーショ
ン膜成長時に起こるチャージアップの影響を、チャージ
を拡散層に抜け易くする方向で同等としたため、ペアト
ランジスタのしきい値電圧ＶTのズレを約20ｍＶから数
ｍＶに低減することができる。
の接続先が拡散層と高ポリシリコン抵抗のように異なる
場合でも、製造途中までゲート電極同士を電気的に接続
することにより、アルミのエッチングやパッシベーショ
ン膜成長時に起こるチャージアップの影響を、チャージ
を拡散層に抜け易くする方向で同等としたため、ペアト
ランジスタのしきい値電圧ＶTのズレを約20ｍＶから数
ｍＶに低減することができる。
【００１３】
【実施例】図面を参照して本発明の実施例を以下に説明
する。
する。
【００１４】
【実施例１】図１ないし図４は本発明の一実施例を説明
するための図である。図１及び図４において図６と同一
の機能を有する要素には同一の参照符号が付されてい
る。
するための図である。図１及び図４において図６と同一
の機能を有する要素には同一の参照符号が付されてい
る。
【００１５】図１を参照して、第１のトランジスタＭ１
のゲートと第２のトランジスタＭ２のゲートとがチャー
ジアップ防止用配線であるポリシリコン６により互いに
電気的に接続されている。なお、図１は、チャージアッ
プ防止用配線であるポリシリコン６を切断する前の等価
回路を示している。
のゲートと第２のトランジスタＭ２のゲートとがチャー
ジアップ防止用配線であるポリシリコン６により互いに
電気的に接続されている。なお、図１は、チャージアッ
プ防止用配線であるポリシリコン６を切断する前の等価
回路を示している。
【００１６】図２は、図１のＡ−Ａ′線に沿った断面を
示す図であり、本発明の一実施例を製造工程順に示す図
である。すなわち、図２（ａ）はゲートポリシリコン12
を選択的にエッチングして配線パターンを形成した後の
状態、図２（ｂ）はゲートポリシリコン12と１層目の配
線間の層間膜13を選択的にエッチングした後の状態、図
２（ｃ）はパッシベーション膜14を選択的にエッチング
した後の状態を示す断面図である。また、図２（ｄ）は
ゲートポリシリコン12を選択的にエッチングして除去
（切断）した後の状態を示す断面図である。そして、図
３は図２（ａ）〜図２（ｃ）の各状態における平面図で
ある。また、図４はゲートポリシリコン12の選択的エッ
チング後（図２（ｄ）の工程に対応）の回路構成を示す
図である。
示す図であり、本発明の一実施例を製造工程順に示す図
である。すなわち、図２（ａ）はゲートポリシリコン12
を選択的にエッチングして配線パターンを形成した後の
状態、図２（ｂ）はゲートポリシリコン12と１層目の配
線間の層間膜13を選択的にエッチングした後の状態、図
２（ｃ）はパッシベーション膜14を選択的にエッチング
した後の状態を示す断面図である。また、図２（ｄ）は
ゲートポリシリコン12を選択的にエッチングして除去
（切断）した後の状態を示す断面図である。そして、図
３は図２（ａ）〜図２（ｃ）の各状態における平面図で
ある。また、図４はゲートポリシリコン12の選択的エッ
チング後（図２（ｄ）の工程に対応）の回路構成を示す
図である。
【００１７】まず、第１、第２のトランジスタＭ１、Ｍ
２のゲート同士をフォトリソグラフィ技術を用いてゲー
トポリシリコン12で接続する（図２（ａ）参照）。
２のゲート同士をフォトリソグラフィ技術を用いてゲー
トポリシリコン12で接続する（図２（ａ）参照）。
【００１８】その後、接続したゲートポリシリコン12上
には、層間膜13、配線層（第１の配線層）を形成するア
ルミニウム（不図示）、パッシベーション膜14が形成さ
れるが、少なくとも図３のＡ−Ａ′線上にはフォトリソ
グラフィ技術を用いて選択的にエッチングを行なってお
く（図２（ｂ）、図２（ｃ）参照）。すなわち、図２
（ｂ）を参照して、図３のＡ−Ａ′線上において層間膜
13を選択的にエッチングし、同様に図２（ｃ）を参照し
て、パッシベーション膜14を選択的にエッチングし、ゲ
ートポリシリコン12の表面を露出させておく。なお、図
３を参照して、第１のトランジスタＭ１のゲート４と第
２のトランジスタＭ２のゲート５はポリシリコンからな
り（ゲートポリシリコン）、ゲートポリシリ−アルミコ
ンタクト７を介して層間膜13上のアルミ配線と電気的に
接続され、高ポリシリコン抵抗Ｒ１とトランジスタＭ６
のドレイン電極にそれぞれ接続されている。
には、層間膜13、配線層（第１の配線層）を形成するア
ルミニウム（不図示）、パッシベーション膜14が形成さ
れるが、少なくとも図３のＡ−Ａ′線上にはフォトリソ
グラフィ技術を用いて選択的にエッチングを行なってお
く（図２（ｂ）、図２（ｃ）参照）。すなわち、図２
（ｂ）を参照して、図３のＡ−Ａ′線上において層間膜
13を選択的にエッチングし、同様に図２（ｃ）を参照し
て、パッシベーション膜14を選択的にエッチングし、ゲ
ートポリシリコン12の表面を露出させておく。なお、図
３を参照して、第１のトランジスタＭ１のゲート４と第
２のトランジスタＭ２のゲート５はポリシリコンからな
り（ゲートポリシリコン）、ゲートポリシリ−アルミコ
ンタクト７を介して層間膜13上のアルミ配線と電気的に
接続され、高ポリシリコン抵抗Ｒ１とトランジスタＭ６
のドレイン電極にそれぞれ接続されている。
【００１９】最後にゲートポリシリコン12をプラズマエ
ッチングにより選択的にエッチングする（図２（ｄ）参
照）。
ッチングにより選択的にエッチングする（図２（ｄ）参
照）。
【００２０】このエッチングの際に、不図示のボンディ
ングパッド等の電極パッドのアルミニウムはエッチング
されないことから、フォトリソグラフィ技術は用いなく
てもよい。すなわち、本実施例においては、チャージア
ップ防止用配線切断のために新たなフォトリソグラフィ
工程を必要としない。なお、図２（ｃ）の製造工程段階
においてボンディングパッド等の電極パッドが形成され
ているものとする（アルミニウム表面が露出してい
る）。
ングパッド等の電極パッドのアルミニウムはエッチング
されないことから、フォトリソグラフィ技術は用いなく
てもよい。すなわち、本実施例においては、チャージア
ップ防止用配線切断のために新たなフォトリソグラフィ
工程を必要としない。なお、図２（ｃ）の製造工程段階
においてボンディングパッド等の電極パッドが形成され
ているものとする（アルミニウム表面が露出してい
る）。
【００２１】本実施例では、チャージアップ防止用配線
としてゲートポリシリコン12を用いてパッシベーション
膜14の選択的エッチング後に、チャージアップ防止用配
線（ゲートポリシリコン）を選択的にエッチングしてい
る。
としてゲートポリシリコン12を用いてパッシベーション
膜14の選択的エッチング後に、チャージアップ防止用配
線（ゲートポリシリコン）を選択的にエッチングしてい
る。
【００２２】このため、第１、第２のトランジスタＭ
１、Ｍ２のゲート形成時にパッシベーション膜14のエッ
チングの間の製造工程で受けるチャージアップの影響に
より生ずる、第１、第２のトランジスタＭ１、Ｍ２のペ
アトランジスタのしきい値電圧ＶTのズレを抑えること
ができる。
１、Ｍ２のゲート形成時にパッシベーション膜14のエッ
チングの間の製造工程で受けるチャージアップの影響に
より生ずる、第１、第２のトランジスタＭ１、Ｍ２のペ
アトランジスタのしきい値電圧ＶTのズレを抑えること
ができる。
【００２３】
【実施例２】本発明の第２の実施例を説明する。図５は
本発明の第２の実施例において、チャージアップ防止用
配線６を切断する前の平面図である。
本発明の第２の実施例において、チャージアップ防止用
配線６を切断する前の平面図である。
【００２４】図５を参照して、第１、第２のＭＯＳトラ
ンジスタＭ１、Ｍ２のゲート同士はポリシリコンからな
るチャージアップ防止用配線６で接続され、且つチャー
ジアップ防止用配線６はゲートポリシリ−アルミコンタ
クト７を介して第１、第２のチャージアップ防止用配線
切断用パッド８、９に電気的に接続されている。
ンジスタＭ１、Ｍ２のゲート同士はポリシリコンからな
るチャージアップ防止用配線６で接続され、且つチャー
ジアップ防止用配線６はゲートポリシリ−アルミコンタ
クト７を介して第１、第２のチャージアップ防止用配線
切断用パッド８、９に電気的に接続されている。
【００２５】本実施例では、チャージアップ防止用配線
６をウェハの電気的試験時（ウェハテスト時）に第１の
チャージアップ防止用配線切断用パッド８と第２のチャ
ージアップ防止用配線切断用パッド９との間に、例えば
不図示のウェハプローバのプローブ針から所定の電圧を
印加して切断する。このように、本実施例においては、
半導体ウェハの製造後におけるウェハテスト時において
チャージアップ防止用配線６を切断するように構成した
ため、半導体ウェハ事態の製造工程を増やすことなく、
前記第１実施例と同様な効果を得ることができる。
６をウェハの電気的試験時（ウェハテスト時）に第１の
チャージアップ防止用配線切断用パッド８と第２のチャ
ージアップ防止用配線切断用パッド９との間に、例えば
不図示のウェハプローバのプローブ針から所定の電圧を
印加して切断する。このように、本実施例においては、
半導体ウェハの製造後におけるウェハテスト時において
チャージアップ防止用配線６を切断するように構成した
ため、半導体ウェハ事態の製造工程を増やすことなく、
前記第１実施例と同様な効果を得ることができる。
【００２６】上記実施例においては、差動入力ペアトラ
ンジスタのゲートの接続先が拡散層と高ポリシリコン抵
抗のように異なる場合でも、製造途中までゲート電極同
士を電気的に接続したことにより、アルミのエッチング
やパッシベーション膜成長時に起こるチャージアップの
影響を、チャージ（電荷）を拡散層に抜け易くする方向
で同等としたため、ペアトランジスタのしきい値電圧Ｖ
Tのズレ（＝ΔＶT）を前記従来例の約20ｍＶから数ｍＶ
にまで低減することが可能となり、例えばオペアンプの
入力オフセット電圧を特段に低減することができる。
ンジスタのゲートの接続先が拡散層と高ポリシリコン抵
抗のように異なる場合でも、製造途中までゲート電極同
士を電気的に接続したことにより、アルミのエッチング
やパッシベーション膜成長時に起こるチャージアップの
影響を、チャージ（電荷）を拡散層に抜け易くする方向
で同等としたため、ペアトランジスタのしきい値電圧Ｖ
Tのズレ（＝ΔＶT）を前記従来例の約20ｍＶから数ｍＶ
にまで低減することが可能となり、例えばオペアンプの
入力オフセット電圧を特段に低減することができる。
【００２７】以上、本発明を上記実施例に即して説明し
たが、本発明は上記態様にのみ限定されず、本発明の原
理に準ずる各種態様を含むことは勿論である。
たが、本発明は上記態様にのみ限定されず、本発明の原
理に準ずる各種態様を含むことは勿論である。
【００２８】
【発明の効果】以上説明したように、本発明は、差動入
力ペアトランジスタのゲートの接続先が拡散層と高ポリ
シリコン抵抗のように異なる場合でも、製造途中までゲ
ート電極同士を電気的に接続することにより、アルミの
エッチングやパッシベーション膜成長時に起こるチャー
ジアップの影響を、チャージを拡散層に抜け易くする方
向で同等としたため、ペアトランジスタのしきい値電圧
ＶTのズレΔＶTを数ｍＶ程度にまで低減することができ
る。また、本発明によれば、ウェハの製造後におけるウ
ェハテスト時においてチャージアップ防止用配線を切断
するように構成したため、ウェハの製造工程を増やすこ
となく上記効果を奏することができる。
力ペアトランジスタのゲートの接続先が拡散層と高ポリ
シリコン抵抗のように異なる場合でも、製造途中までゲ
ート電極同士を電気的に接続することにより、アルミの
エッチングやパッシベーション膜成長時に起こるチャー
ジアップの影響を、チャージを拡散層に抜け易くする方
向で同等としたため、ペアトランジスタのしきい値電圧
ＶTのズレΔＶTを数ｍＶ程度にまで低減することができ
る。また、本発明によれば、ウェハの製造後におけるウ
ェハテスト時においてチャージアップ防止用配線を切断
するように構成したため、ウェハの製造工程を増やすこ
となく上記効果を奏することができる。
【図１】本発明の一実施例の回路構成を示す図である
（チャージアップ防止用配線切断前の等価回路を示す
図）。
（チャージアップ防止用配線切断前の等価回路を示す
図）。
【図２】本発明の一実施例を製造工程順に示す図であ
り、図１のＡ−Ａ′線に沿った断面を示す図である。
り、図１のＡ−Ａ′線に沿った断面を示す図である。
【図３】本発明の一実施例の平面図である（チャージア
ップ防止用配線切断前の等価回路を示す図）。
ップ防止用配線切断前の等価回路を示す図）。
【図４】本発明の一実施例の回路構成を示す図である
（チャージアップ防止用配線切断後の等価回路を示す
図）。
（チャージアップ防止用配線切断後の等価回路を示す
図）。
【図５】本発明の第２の実施例を説明するための平面図
である。
である。
【図６】従来例の回路構成を示す図である。
【図７】従来の実施例のＩＤ−ＶＧ特性を示す図であ
る。
る。
Ｍ１ 第１のトランジスタ Ｍ２ 第２のトランジスタ Ｍ３ 第３のトランジスタ Ｍ４ 第４のトランジスタ Ｍ５ 第５のトランジスタ Ｍ６ 第６のトランジスタ Ｒ１ 第１の高ポリシリコン抵抗 ＶDD 電源 １ 第１のトランジスタＭ１のドレイン ２ Ｍ１（Ｍ２）のソース ３ Ｍ２のドレイン ４ Ｍ１のゲート ５ Ｍ２のゲート ６ チャージアップ防止用配線 ７ ゲートポリシリ−アルミコンタクト ８ 第１のチャージアップ防止用配線切断用パッド ９ 第２のチャージアップ防止用配線切断用パッド 11 フィールド酸化膜 12 ゲートポリシリコン 13 層間膜 14 パッシベーション膜
Claims (5)
- 【請求項１】差動動作をさせるＭＯＳ構造の入力部の差
動対トランジスタのゲート電極同士を所定の製造工程の
段階まで互いに電気的に接続しておくためのチャージア
ップ防止用配線を備えることを特徴とする半導体装置。 - 【請求項２】第１、第２のＭＯＳトランジスタからな
り、ゲートの接続先がそれぞれ拡散層とポリシリコンの
ように互いに異なる差動対トランジスタを含む半導体装
置において、 前記第１、第２のＭＯＳトランジスタのゲート電極同士
を電気的に接続するためのチャージアップ防止用配線を
備え、 前記チャージアップ防止用配線は、後の製造工程におい
て生ずるチャージアップにより前記ＭＯＳトランジスタ
のゲート領域に蓄積される電荷を前記チャージアップ防
止用配線を通して前記拡散層側に逃すように機能し、そ
の後前記チャージアップ防止用配線を切断してなること
を特徴とする半導体装置。 - 【請求項３】差動動作をさせるＭＯＳ構造の入力部の差
動対トランジスタのゲート電極同士をチャージアップ防
止用配線にて電気的に接続し、 所定の製造工程終了後に前記チャージアップ防止用配線
を切断することを特徴とする半導体装置の製造方法。 - 【請求項４】前記チャージアップ防止用配線が、ポリシ
リコン配線からなり、パッシベーション膜形成後に選択
的エッチングにより切断されることを特徴とする請求項
３記載の半導体装置の製造方法。 - 【請求項５】前記チャージアップ防止用配線が、ポリシ
リコン配線からなり、前記ポリシリコン配線にコンタク
トを介して２つの電極パッドを接続し、半導体装置製造
後のウェハ試験時に前記２つの電極パッド間に所定の電
圧を印加し、前記チャージアップ防止用配線を切断する
ことを特徴とする請求項３記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7174023A JP3017049B2 (ja) | 1995-06-16 | 1995-06-16 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7174023A JP3017049B2 (ja) | 1995-06-16 | 1995-06-16 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH098146A true JPH098146A (ja) | 1997-01-10 |
| JP3017049B2 JP3017049B2 (ja) | 2000-03-06 |
Family
ID=15971296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7174023A Expired - Lifetime JP3017049B2 (ja) | 1995-06-16 | 1995-06-16 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3017049B2 (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6024056A (ja) * | 1984-06-25 | 1985-02-06 | Hitachi Ltd | 差動増幅器 |
| JPH0263116A (ja) * | 1988-08-29 | 1990-03-02 | Mitsubishi Electric Corp | Ｍｉｓ形半導体集積回路 |
| JPH02128461A (ja) * | 1988-11-07 | 1990-05-16 | Nec Corp | 集積回路 |
| JPH02253652A (ja) * | 1989-03-28 | 1990-10-12 | Nec Corp | 半導体集積回路の入力回路 |
| JPH0311625A (ja) * | 1989-06-08 | 1991-01-18 | Fujitsu Ltd | 半導体集積回路 |
| JPH0479344A (ja) * | 1990-07-23 | 1992-03-12 | Seiko Epson Corp | 半導体装置 |
-
1995
- 1995-06-16 JP JP7174023A patent/JP3017049B2/ja not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH02253652A (ja) * | 1989-03-28 | 1990-10-12 | Nec Corp | 半導体集積回路の入力回路 |
| JPH0311625A (ja) * | 1989-06-08 | 1991-01-18 | Fujitsu Ltd | 半導体集積回路 |
| JPH0479344A (ja) * | 1990-07-23 | 1992-03-12 | Seiko Epson Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3017049B2 (ja) | 2000-03-06 |
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| A02 | Decision of refusal |
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